407306

Б,вате-, . Союз Советских Социалистических РеспубликОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Завцсимое от авт, свидетельства-Заявлено 11,1.1971 ( с прцсоодиненисм заявки 5890/18-24.Ч.хл. С 0617/3 Государственный комитетСовета Министров СССРоо делам изобретенийи отнрь 1 тнй поритет Опубликовано 21.Х,1973, Бюллетень Ле УДК 681.325.5 (088.8) Дата опубликования оп ия 11.Х 1.197 Авторыизобретец Б, И. Панферов, Б, Я, Фельдман, Ю. В. Птенцови О, М, Кулинченко ондаренк 3 аявцтел Институт электронных управляющих маши РИФМЕТИЧЕСКОЕ ДЕСЯТИЧНОЕ УСТРОЙСТ сравнения 4, сумматор-вычцтатель 5, цепь 6 подачи корректирующего кода.Выход блока 1 динамической памяти подсоединен к перовым входам сдвпгового регистра 2, схемы коммутации , схемы сравнения 4 и собственному первому входу. Блок 1 служит для хранения операндов и результатов вычислений.Выход сдвигового регистра 2 соединен соответственно со вторыми входамп схемы сравнения 4, схемы коммутациии блока 1 динамической памяти, Регистр 2 служит для задержки информационного пакета блока 1 и для хранения одной десятичной цифры.15 Первыи выход схемы коммутациисоединен с первым водом сумматора-вычцтателя 5, ,второй ее выход соединен со вторым входом сумматора-вычптателя.Схема коммутации 3 входов операндов слу жцт для переключения подачи на первый цвторой входы сумматора-вычитателя 5 складываемых операндов в 1 зависимости от пх величины при операции вычитания так, что всегда производится,вычитание из большего чпс ла меньшего и отладает необходимость обращать один из олерандов в дополнительный код.Выод сумматора-вычитателя 5 соедцнечсоответственно со вторым входом сдвпгового Зо регистра 2 и третьим входом блока 1; на треем, таповысить быстродейств Это позволяетустройства.Схема предлосятцчного устромятью приведенблок 1 динамичесдвиговый регнсттцчной цифры,Изобретение относится к вьгчислительной технике.Известно арифметическое десятичное устройство, содержащее;сдвиговый регистр, соединенный с блоком динамической циркуляционной памяти, и одноразрядный сумматор-вычитатель.Известное устройство обладает сравнительно низким быстродействием,Предложенное устройство отличается т что оно содержит схемы сравнения и кому цин, причем первые входы схем сравнения и коммутации соединены с,выходом блока циркуляционной памяти, вторые цх входы соединены с выходом сдвигового регистра, выход схемы сравнения соединен с третьим входом схемы коммутации, первый и второй выходы которой соединены со входами сумматора-вы читателя, выход которого подключен ко входам блока циркуляционной памяти и сдвцгового регистра. ецкого арифметического деиства с динамической паа на чертеке и содержит кой циркуляционной памяти,2 для хранения одной десясему коммутации , схему ь иб ." -есин. лиотоц р,3тий вход сумматора-вычитателя подключена цепь б,корректируощего кода. Сумматор-вычитатель 5 последовательного типа служит для сложения или вычитания поразряднодвух операндов.Выход схемы сравнения 4 операндов соединен с третьим входом схемы коммутации 3, Схема сравнения 4 служит для определения большего из операндов 1 прп операциях вычитания и деления, а также прп операции деления для сравнения частичного делимого с удвоенным делителем.Предлагаемое устройство позволяет производить Операции алгебраического вычитания и деления без обращения числа в дополнительный код. Это оказалось возможным благодаря точу, что при операции алгебраического вычитания проиоходит сравнение операндов на схеме сравнения и выдается сигнал на схему коммутации, .которая всегда устанавливает сумматорвычитатель в режим вычитания из большего числа меньшего, при этом результату присваивается знак большего числа,После:предварительной установки (как в известных;прототппах) операнда-делимого относительно операнда-,делителя начинается собственно,процесс деления.В предлагаемом устройствев отличие от известных прототипов, в каждом шаге вычитания происходит вычитание делителя,в прямом коде и, кроме тото, в этом же шаге происходит сравнение частичного делимого с удвоенным, делителем, Прн этом, если частичное делимое больше или равно удвоенному значению делителя, то разрешается следующий шаг вычитания и лрибавляется единица к цифре данного разряда частного. Если окажется, что частичное делимое меньше удвоенного делителя, то происходит прибавление единицы х цифре данного разряда частного и сдвиг, влево,делимого;на один разряд относительно делителя и начинается накопление следующей цифры частного оаисанным выш; способом и так далее.Сказанное иллюстрируется следующим врпмером: 8:3=2,68 (сравнение)3 820 3 Удвоенный делитель равен2 35(2 3 Старшая цпфра частногоо- равна 1+1=2220 Сдвиг по признаку, что 5(12 3 3 20)2 о 317 17)2 3 Следующая цифра частного равна 1+1+1+.314 14) 2033 Из сказанного,видно, что,в предлагаемомарифметическом устройстве сокращается время выполнения операции вычитания, так как не надо обращать один из операндов в допол нительный код, и еще более сокращается время выполнения деления, так как не нужно дважды в каждом разряде при восстановле.нии частичного делимого (как в прототипах) обращать операнд в дололнительный код.до Кроме того, в целом в машине, по сравнению с прототипом, уменьшается оборудование за счет отсутствия цепей в АУ и УУ машины, связанных с преобразованием операндов в дополнительный код.15 Предлагаемое арифметическое устройствоработает следующим образом.Опер ация;вычитания.Сумматорвычитатель построен таким образом, что при операциях вычитания и деле ния больший из операндов 1 подается на первый его вход, на второй вход - меньший.Перед началом вычитания происходит сравнение величин олерандов, поступающих на схему сравнения 4 с выхода сдвигового регистра 2 (задержанный ранее вышедший из динамического накопителя первый операнд) и с выхода блока 1 (второй операнд) и запоминается регистр, в котором находится больший из операндов.Когда начинается вычитание, схема комму.тации подключает тот регистр накопителя, в котором находится больший из операндов, к первому входу сумматора-вычитателя. Знак разности определяется знаком большего из З 5 операндов.Операция деления.На один из входов схемы коммутации поступает со сдвигового регистра делитель; на другой ее вход с выхода накопителя - дели" мое (частичное делимое); схема коммутациипри операции деления подключает к первому входу сумматора-вычитателя регистр, в котором находится делимое (частичное делимое), ко второму входу сумматора-вычитателя - 45 регистр, в котором находится делитель, Одновременно на один из вхадов схемы сравнения подается с выхода накопителя частичное делимое, на другой вход схемы сравнения со сдвигового регистра подается удвоенное зна.чение делителя и происходит сравнение. Если делимое (частичное делимое) больше или равно усвоенному значению делителя, то црибавляется единица к цифре данного разряда частного (накопление цифры данного разряда частного), и на сумматоре-вычитателе ироисходит вычитание,из делимого (частичного делимого) делителя. Получившийся остаток вновь сравнивается на схеме сравнения с удвоенным значением делителя и, если остаток оказался меньше, то на сумматоре-вычитателе происходит очередное вычитан 1 ие из остатка делителя:и прибавление единицы к цифре данного разряда частного, а затем вновь получив.шийся остаток сдвигается на разряд влево от 65носительно делителя и начинается накопление407306 Предмет изобретения Составитель И, Горелова Техред Е. БорисоваКорректор А. Степанова Редактор Б. Нанкина Изд. М. 1066 Тираж 635 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж 35, Раушская наб., д. 4/5:аказ 987 Оол. тип. Костромского управления издательств, полиграфии и книжной торговли цифры следующего разряда частного аналогично описанному выше. Лрифметическое десятичное устройство, содержащее сдвиговый регистр, соединенный с олоком динамической циркуляционной памяти, и одноразрядный сумматор-вычитатель, отличаюиееся тем, что, с целью увеличения быстродействия, оно содержит схему сравнения и схему коммутации, причем первые входы схем сравнения и коммутации соединены с выходом блока циркуляционной памяти, вторые их входы соединены с выходом сдвигового регистра, 5 выход схемы сравнения соединен с третьимвходом схемы коммутации, первый и второй выходы которой соединены со входами сумматора-вычитателя, выход которого подключен ко входам блока циркуляционной памяти и 10 сдвигового регистра.