Устройство для интегрирования

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистицеских РеспубликЗависимое от авт. свидетельства-Заявлено 20 Х 111.1 с присоединением 1 ( 1690263/18-2яаки-061 3/00 М. К асудврственныи комитетСовета Министров СССРпо делам изобретенийи открытий ПриоритетОпубликовано 22.И 11.1973. Бюллетень ЛЪ 3Дата опубликования описания 14,Х 11,1973 УДК 681.335.713(088,8 Авторизобретения И. В. Корело аявитель РОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ о вторыми входами ъ дключецных выхода.сумматора.позволило повысит стродсйствие о пзвестмуле рсИзобретение относится к области вычислительной техники.Известны устройства для интегрирования, содержащие кодирующие преобразователи переменной интегрирования и подынтегральной функции, блок управления, ключевые блоки, запоминающие регистры, множительные блоки, декодирующий преобразователь и выходной сумматор.Предложенное устройство отличается от известных тем, что в него введены пороговый блок и формирователь, входы которого соединены с выходами кодирующего преобразователя переменной интегрирования, подключенного выходом к первому входу блока управления, другие входы которого соединены через пороговый блок с выходами формирователя и с первыми входами соответствующих множительцых блоков, вторые входы которых соединены через соответствующие запоминающие резисторы с выходами первой пары ключевых блоков, подключенных первыми входами к выходам блока управления, а вторыми входами - к выходу кодирующего преобразователя подынтегральной функции, соединенного через декодирующий преобразователь с выходами второй пары ключевых блоков, первые входы которых подключены к соответствующим выходам блока управления, а вторые входы которых соедицены с ножительных блоков, по ми ко входам выходногоЭто ь бьустройства.Блок-схема устройства приведена на чертеже.Устройство содержит кодирующие преобразователи переменной интегрирования 1 и 10 подынтегральной функции 2, блок управления 3, две пары ключевых блоков 4, 5 и 6, 7, два запоминающих регистра 8 и 9, два множительных блока 10 и 11, декодирующий преобразователь 12 и выходной сумматор 13.15 Кроме того, в устройство введены пороговый блок 14 и формирователь 15.Приближенцос интегрирование пной линейной интсрполяционцой форализуется следующим образом.20 С началом первого шага интегрированиясигнал подыцтегральной функции суммирустся ца входе кодирующего преобразователя подынтегральной функции 2 с напряжением декодирующего преобразователя 12, которое 25 в определенном масштабе соответствует кодузапоминающего регистра 9, подключенного ца этом шаге к преобразователю через ключевой блок 7. Код суммы с выхода кодирлощего преобразователя подынтегральцой функ ции 2 поступает через ключевой блок 4 в за 39481Ьо 15 20 25 30 35 40 45 50 55 60 65 поминающий регистр 8. Считывание производится на участке изменения переменной по сппалу, который образуется в блоке управления 3 из сигнала, соответствующего нечетному шагу интегрирования, и сигнала порогового блока 14.При нулевых начальных условиях в запомпнающем регистре 9 записано число нуль, поэтому в этом случае на первом шаге интегрирования в запоминающий регистр 8 заппсывастся код подыинтсгральной функции, причем в первой половине шага записывается его текущее значение в результате непрерывного прохождения кода с кодирующего преобразователя подынтегральной функции 2 на запоминающий регистр. С прекращением в ссрсдше шага интегрирования поступления сигнала в ключевой блок 4 запись в запоминающий регистр 8 прекращается, и он переходит в режим запоминания, Выход запоминающего регистра 8 постоянно подключен к цифровому входу множительного блока 11, на другой вход которого поступает линейно-нарастающее напряжение. На выходе множительного блока 11 напряжение изменяется по закону, близкому к линейному. Некоторос отклонение от линейного за,кона на одном участке происходит потому, что в течение этого полушага интегрирования значение кода в запоминающем регистре 8 не фиксировано. Это отклонение направлено в сторону компенсации погрешности, присущей методу линейной интерполяции.С начала второго шага интегрирования по сигналу, который образуется в блоке управления 3, осуществляется считывание в запоминающий регистр 9 кода суммы, образующегося на выходе кодирующего преобразователя подынтсгральной функции 2 в результате суммирования на его входе сигнала подынтсгральной функции и выходного напряжения декодирующего преобразователя 12, соответствующего запомненному ранее значению кода, хранящегося в запоминающем регистре, который на этом шагс подключен к декодирующеьу преобразователю 12 через ключевой блок 6. Процесс считывания заканчивается в сере. дине текущего шага с прекращением поступ ления сигнала с блока управленпя 8 в ключе. вой блок 5. В запоминающем рсгистре 9 запоминается код суммы с учетом значения подыинтсгральной функции в середине шага интегрирования. Выход запоминающего регистра 9 постоянно подключен и цифровому входу множительного блока 10, на другой вход которого поступает линейно-нарастающееее напряжение, Напряжение с выхода множительного блока 10 суммируется с напряжением, поступающим с выхода множительного блока 11 на сумматор И При этом осуществляется компенсация уменьшающегося на втором шаге интегрирования напряжения, снимаемого с выхода множительного блока 11, которое на этом шаге моделирует интегрирование фактически отсутствующего отрицательного прямоугольника с начальными условиями, определенными истинным интегрироваисм на первом шаге положительного прямоугольника, площадь которого равна площади отрицательного прямою.олыи. Описанное гокнос интегрирование компенсируется с помощью второго хпожитслного блока 10 тем, что умножаемый в течение шага код в запомппаощем регистре 9 равен с мс кода запоминающего регистра 8 и кода подыиптсгрально функши. Компенсация обесечВастся тактике тем, что вторыс сомно 2 кители на входах множительных блоков 10 н 1 - треугольныс функции напряжения нормированы по амплитуде, которая равна установленной шкале напряжения (1 О в, 30 в плп 100 в). В результате суммирования напряжение, поступаощее на выход сумматора 18, равное сумме напряжений множительных блоков 10 и 11, изменяется от уровня, достигнутого в точке, с крутизной, пропорциональнои значению подыинтегральной функции в ссредине шага интегрирования. При этом происходит отклонение от пропорциональности. Это отклонение способствует частичной компенсации погрешности линейной интерполяции,Аналогично осуществляется процесс интегрирования па следуощих шагах, В первой половине какдого нечетного шага происходит запись в запоминающий регистр 8 суммы кода запоминающего регистра 9 и кода подыптсгральной функции. В течение последующей половины данного нечетного шага и всего следующего четного шага запоминающий регисгр 8 сохраняет запомненное значение кода. Подобным жс образом в первой половине каждого четного шага происходит запись в запоминающий регистр 9 суммы кода запоминающего регистра 8 и кода подыинтегральной функции.В течение последующей половины данного четного шага и всего следующего нечетного шага запоминающий регистр 9 сохраняет запомненное значение кода. Происходит непрерывная компенсация участков треугольных функций с отрицательно крутизной.Операции суммирования на входе кодирую- щего преобразователя подынтсгральной функции 2 осуществляются с учетом знаков суммирусмых кодов, Знак результата выдается в знаковые разряды запоминающих регистров, которые управляют включением или выключением пверторов в множительных олоках 10 и 1. Количество разрядов кодирующего преобразователя подыинтсгральной функции 2 соответствует числу, которое получается в результате суммирования на его входе максимальных значений подынтегральной функции в течение всех шагов интегрирования,Заказ 3273/9ЦНИИПИ Изд. Мо 1824сударственного комитета по делам изобретенийМосква, Ж, Раушская Тираж 647Совета Министрооткрытийнаб., д. 45 ПодписноеСР пография, пр, Сапунова,Устройство для интегрирования, содержащее кодирующие преобразователи переменной интегрирования и подынтегральной функции, блок управления, две пары ключевых блоков, два запоминающих регистра, два множительных блока, декоднрующий преобразователь и выходной сумматор, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены пороговый блок и формирователь, входы которого соединены с выходами кодирующего преобразователя переменной интегрирования, подключенного выходом к первому входу блока управления, другие входы которого соединены через пороговый блок с выходами формирователя и с первыми входами соответствующих множительных блоков, вторые входы которых соединены через соответствующие запоминающие резисторы с 5 выходами первой пары ключевых блоков,подключенных первыми входами к выходам блока управления, а вторыми входами - к выходу кодирующего преобразователя подынтегральной функции, соединенного через де кодирующии преобразователь с выходамивторой пары ключевых блоков, первые входы которых подключены к соответств ющим выходам блока управления, а вторые входы соединены со вторыми входами множитель ных блоков, подключенных выходами ко входам выходного сумматора.