Устройство для контроля оперативной памяти

ОП Й:АНй Е ИЗОБРЕТЕН ИЯ 333559 Союз Советских Соииалистическиз РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСЕВ свидетельства ч ависимое от авт аявлецо 09,Ч.1970 ( 1450980/18-24) Кл. С 06 11/Озаявки-с присоедтшеци Комитет по делам зобретений и открытий при Совете Министров СССР, М. Асцатуров, А. П. Кондратьев, Н. А, 3 Ма и Р, Б, Пашковская Авторыизобретения аявцтсл СТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯ Предлагаемое устройство относится к об. ласти электронно-вычислительной техники, Оно может быть использовано для контроля оперативного запоминающего устройства.Известны устройства контроля оперативной памяти, с помощью которых осуществляется контроль считанной информации по модулю 2.Известные устройства контроля оперативного запоминающего устройства цс обеспечи С вает проверки правильности работы тракта дешифрации адреса, по которому произошло чтсцие информации (обращение к памяти).Предлагаемое устроиство с помощью дополнительной схемы формирования контрольного кода по модулю д, которая сворачивает совместно регистры данных и адреса памятии блока преобразования контрольных кодов позволяет не только более эффективно контролировать считанную информацию, цо и проверять соответствие ее адресу, по которому произошло чтение, т, е, контролировать работу дешифратора адреса.Кроме того, оно обеспечивает дальнейший контроль считанной информации по модулю 2, чтобы не нарушать принцип сквозного контроля. Так как для повышения эффективности контроля стремятся применять модуль дополтительной свертки больше двух (обычно зО 2д.3), то для хранения контрольного кода по модулю д слово, памяти должно иметь, по крайней мере, два контрольных разряда. В современных ЭВМ в памяти хранится сразу по нескольку единиц информации (со своими контрольными разрядами), поэтому цет необходимости вводить дополиительные разряды памяти для реализации предлагаемого устройства контроля.Работу предлагаемого устройства рассмотрим применительно к ЭВМ, у которой в памяти хранятся две единицы информации, а пересылается по одной.Схема устройства контроля оперативной памяти приведена ца чертеже.На ней изображены регистры данных 1 и 2, оперативная память т, свертки 4 и 5 по мо дулю 2 регистров данных, свертка б по модулю д регистров данных и регистров адре. са 7, блок 8 преобразования контрольных разрядов, блок сравнения 9, триггеры 10 контрольных разрядов, дешифратор 11 режима работы памяти, устройство управления 12, кодовые шины 13 записи контрольных разрядов, шины 14 занесения информации извне, Выходы регистров данных 1 и 2 оперативной памяти т подключены,ко входам сверток 4 и 5 соответственно, а также к части входов свертки б, остальные входы которой соединены с выходами адресных регистров 7. Выходы3сверток 4, д и 6 сосдинсны со входамп блока преобразования 8 и с частью входов блока сравнения 9, к остальным входам которого подключены выходы триггеров 10, Управляющие входы блока преобразования 8 подключены,к,выходам чтения и запись дешифратора 11 режима работы памяти устройства управления 12. Одни выходы этого блока соединены со входами триггеров 10 контрольных разрядов, а другие - с кодовыми шинами 13 записи этих разрядов,Регистры данных 1, 2 и регистры адреса 7 с помощью схемы 6 формирования контрольных разрядов по модулю д сворачива 1 отся совместно, и получившийся контрольный код с помощью блока преобразования 8 через кодовые шины 13 записи контрольных разрядов вместе с информационными разрядами регистров данных заносятся в определенную ячейку памяти, если был возбужден выход запись дешифратора 11 устройства управления 12.В цикле чтения, после того как считанная информация из памяти 3 занесена в регистры данных 1 и 2, начинается контроль ее путем сравнения выходов свертки 6 по модулюс выходами триггеров 10 контрольных разрядов в блоке сравнения 9.После окончания сравнения сформированные с помощью сверток 4 и 5 по модулю 2 контрольные разряды для отдельных регистров данных 1 и 2 с помощью блока преобразования 8 установятся в соответствующих триггерах 10 контрольных разрядов, так как будет возбужден выход чтение дешифратора 11 устройства управления 12, а значит сигналы будут только на тех выходах блока преобразования 8, которые подключены ко входам триггеров 10. 5 9 О зо 35 Таким образом, в дальнейшем нри нсре сылках информации из регистров данных в другие регистры процессора или в арифметическо-логическое устройство, эта информация будет уже контролироваться по модулю 2. При поступлении информации в регистрь данных 1 и 2 извне (например, из канала или арифметическо-логического устройства) контрольные разряды ее заносятся в триггеры 10 и контроль ее осуществляется с помощью блока сравнения 9 по принятому модулю. П р едм ет из обретения Устройство для контроля оперативной памяти, содержащее схему свертки по модулю 2, подключенную к регистрам данных памяти с триггерами контрольных разрядов, блок сравнения, подключенный к выходам триггеров контрольных разрядов регистров данных и к выходам схемы свертки по модулю 2, свертку по модулю д, отличающееся тем, что, с целью повышения эффективности контроля, оно содержит блок преобразования контрольных разрядов, входы свертки по модулю д подключены к выходам регистров данных и адреса, а выходы свертки по модулю д и свертки по модулю 2 соединены со входами блока преобразования контрольных разрядов и соответствующими входами блока сравнения, другие входы которого подключены к выходам триггеров контрольных разрядов, управляющие входы блока преобразования контрольного разряда подключены к выходу 1 режим работы устройства, выходы блока преобразования соединены со входами триггеров контрольных разрядов и с кодовыми шинами записи этих разрядов.агорская типографи Заказ 1958ЦНИИПИ Комитета Изд Мо 440 Тираж 448делам изобретений и открытий при Совете МинисМосква, Ж, Раушская наб., д. 4/5 дписное в СССР