Бкблйотек. д

О П И С А Н И Е 273520ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликЗависимое от авт. свидетельства М Заявлено 07.%,19691318855/18 Кл 42 птз, 7/52 с присоединением заявки М ИЧК 6 061 7/52 ПриоритетОпубликовано 15.т/. Дата опубликования Комитет по делам изобретений и открытий рри Совете Министров СССР- М.5.".ЯБ.4 ТЕчТт 10в Уи 11 ц 1Г 1 т 5 "ПОТЕК 4 аявитель РОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ В ОБРАТНОМ КОДЕИзобретение относится к устройствам, выполняющим обработку чисел с повышенной точностью и входящим в состав цифровых вычислительных машин.Известно устройство для умножения чисел, представленных,в обратном коде, со сдвигом частных произведений вправо, анализом множителя, начиная с младших разрядов и с учетом знака, сохранением младшей части произведения в регистре множителя и с автоматическим исправлением младшей части произведения.Однако недостатком этого устройства является непременное двузначное представление нуля в сумматоре. Очень часто сумматор арифметического устройства помимо обработки числовой информации используется для выполнения арифметических и логических операций над адресной информацией вычислительной машины, В этих случаях двузначное представление нуля вызывает существенные трудности при реализации названных операций.Известное же устройство умножения невозможно реализовать при использовании сумматора обратных кодов с блокировкой отрицательного нуля,Таким образом, целью изобретения являет:я автоматическое исправление значения младшей части произведения, т. е. повышение точности умножения при использовании любой схемы сумматора обратных кодов,Сущность изобретения состоит в том, чтовводится логическая схема, осуществляющая 5 корректированпе значения разряда, сдвигаемого из регистра результата в регистр множи.теля, непосредственно на входе старшего разряда регистра множителя.На чертеже изображена блок-схема описы- О,ваемого устройства умножения, содержащаяследующие узлы и цепи:1 - регистр для хранения множимого; 2 и3 - вентили для прямой и инверсной передачи множимого в сумматор; 4 - параллельный 5 сумматор обратных кодов; 6 - шины для передачи частного произведения из сумматора в регистр результата 6; 6 - регистр результата для хранения п сдвига частных произведений; 7 - шины передачи частного произве дения на вход сумматора; 8 - шины передачи кода регистра результата на вход схемы 9 обнаружения нулевого значения; 10 - шина передачи значения сдвигаемого младшего разряда регистра результата 6 в старший разряд 25 регистра множителя; 11 - собирательная схема; 12 - шина передачи скорректированного значения сдвигаемого младшего разряда регистра результата 6 в старший разряд регистра множителя; 13 - шина передачи корректирую щего сигнала на собирательную схему 11;314 - вентиль стробирования выдачи корректирующего сигнала; 15 - выходная шина с единичного плеча триггера 16 формирования корректирующего сигнала; 17 - шина установки единицы в триггере формирования корректирующего сигнала; 18 - шина установки нуля в триггере 1 б формирования корректирующего сигнала; 19 - вентильная схема стробирования сигнала установки нуля в триггере 16;20 - собирательная схема для управляющих сигналов прямой и инверсной передачи множимого на вход сумматора; 21 - схема совпадения для формирования сигнала установки триггера 16 в единицу; 22 - шина стробирования сигнала установки единицы в триггере б; 23 - шина передачи сигнала со схемы 9 обнаружения нулевого значения; 24 - инвертор; 25 - схема неравнозначности; 26 - шина передачи значения знакового разряда регистра результата 6 на вход схемы неравнозначности 25; 27 в шина передачи значения знака множимого на вход схемы неравнозначности 25; 28 - сдвигающий регистр множителя; 29 - шина передачи значения знакового разряда регистра множителя 28 на вход схемы формирования 31 сигналов прямой и инверсной передачи множимого на вход сумматора; 30 - шина передачи значения младшего разряда регистра множителя 28 на вход схемы формирования 31; 32 - шина сигнала начала формирования сигналов прямой или инверсной передачи множимого; 33 - шина сигнала окончания формирования сигналов прямой или инверсной передачи множимого; 34 - шина инверсной передачи множимого на вход сумматора; 35 - шина прямой передачи множимого на вход сумматора.Умножение,в данном устройстве выполняется следующим образом.Множимое хранится в регистре 1. В подготовительном цикле операции умножения с приходом сигнала по шиве 22 производится установка триггера 16 в единичное состояние лишь в том случае, если схема неравнозначности 25 выдаст единичный уровень на вход схемы совпадения 21 и схема 9 обнаружения нулевого значения выдаст на шине 23 уровень, соответствующий не нулевому значению кода регистра результата, где во,время подготовительного цикла находится множитель. В конце подготовительного цикла множитель был переписан из регистра результата б в регистр множителя 28. Множитель хранится в сдвигающем регистре 28. В сдвигающем регистре б хранится частное произведение (старшая часть). В каждом цикле умножения схема формирования 31 на основании анализа значений младшего и знакового разрядов формирует с помощью сигналов управления, поступающих по шинам 32 и 33, сигналы передачи множимого, При равенстве абсолютного значения анализируемого разряда множителя нулю формирование сигналов передачи множимого не производится. На второй вход сумматора 4 по шинам 7 поступает частное про 273520 сумматора обратных кодов,Предмет изобретения Устройство для умножения чисел в обрат,ном коде, содержащее сумматор обратных кодов, регистры множимого, множителя и результата, схему формирования сигналов прямой и инверсной передачи множимого в сумматор, схему обнаружения нулевого значения,60 65 4изведеие, хранимое в регистре 6 и полученное в предыдущих циклах умножения. Сформированная сумма по шинам 5 передается пз сумматора 4 в регистр б, где сдвигается на5 один разряд вправо. Выпадающий за пределыразрядной сетки регистра б разряд частного произведения по шине 10 поступает на собирательную схему 11, где производится корректирование его значения, а затем по шине 12 - 10 на вход старшего разряда регистра множителя 28. Этот разряд был освобожден при сдвиге множителя в регистре 28 на один разряд вправо, выполненном одновременно с суммированием в сумматоре.15 Триггер 16 находится в состоянии единица до тех пор, пока схема формирования пе выдаст первого сигнала прямой или инверсной передачи множимого на вход сумматора по шине 35 или 34, который, пройдя собира тельную схему 20 и вентильную схему стробирования 19, установит его в нулевое состояние. В каждом цикле умножения сигнал сдвига в регистре б поступает по шине на вентиль 14 стробирования выдачи корректирующего 25 сигнала, и, если триггер 16 находится в единичном состоянии, сигнал корректирования логически суммируется на собирательной схеме 11 со значением сдвигаемого из регистра 6 разряда частного произведения. Скорректиро ванное значение этого разряда по шине 12 поступает на вход старшего разряда регистра 28, Таким образом, если знаки сомножителей разные, т, е, произведение отрицательно, и абсолютные значения группы младших разрядов 35 множителя равны нулю, то поскольку регистрб находится в нулевом состоянии, сдвигаемые ,разряды имеют нулевые значения и заполнение младшей части произведения, формируемой в регистре 28, единицами осуществляется 40 с помощью триггера 16 до тех пор, пока санализом первого же разряда множителя, по абсолютному значению, не равному нулю, этот триггер не установится в нулевое состояние, Если длина упомянутой группы младших 45 разрядов простирается на всю длину множителя, т. е. множитель равен нулю, то уровень на выходе схемы 9 не позволит установить триггер 16 в единицу и младшая часть произведения будет равна старшей или положи тельному нулю.Применение данного устройства умножения,позволяет повысить точность умножения чисел в обратном коде до 2 " (где и - разрядность операндов) независимо от вида схемыЗаказ 2498/4 Тираж 480 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 отличающееся тем, что, с целью повышения точности умножения, в него введена схема коррекции младшей части произведения, содержащая триггер формирования корректирующего сигнала, первую и вторую собирательные схемы, схему совпадения и схему не- равнозначности, причем нулевой вход упомянутого триггера соединен с выходом первой собирательной схемы, входы которой соединены с выходами схемы формирования сигналов прямой и инверсной передачи множимого в сумматор, к единичному входу триггера подключен выход схемы совпадения, к первому входу которой подключен выход схемы обнаружения нулевого значения, второй вход схемы совпадения соединен с выходом схемы не- равнозначности, к первому, входу которой под ключен,выход знакового разряда, регистрамножимого, ко второму - выход знакового разряда регистра результата, единичный выход упомянутого триггера подключен к первому входу второй собирательной схемы, ко вто рому входу которой подключен выход младшего разряда регистра результата, выход вто,рой собирательной схемы соединен со входом старшего разряда регистра множителя.