Тейтм1п 11f vu4«pr-amp; i ti ari. -t-i b»shbjikoteaa

254223 Сома Советских Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 28.У 1.1968 ( 1253757/18-24)с присоединением заявкиПриоритетОпубликовано 07,Х,1969. Бюллетень31Дата опубликования описания 18.111.1970 Кл. 42 тпс, 3/00 МПК 6 06УДК 681.325 (088.8) Комитет по релам иаобретеиий и открытий при Совете Мииистров СССРЙРЕОБРАЗОВА 1 ЕЛЬ НАт 1 РЯЖЕН ИЕ - КОД Изобретение относится к области электро- измерительной техники.Известны, преобразователи напряжение - код с цифровой автоматической коррекцией дрейфа нуля, содержащие входной коммутатор, нуль-орган, преобразователь импульсов, блок синхронизации, вентили, дополнительный регистр и сумматор.Недостатками известных устройств является сложность, обусловленная наличием дополнительного регистра для хранения кода нуля, и пониженное быстродействие, являющееся следствием дополнительных затрат времени на перенос кода нуля в дополнительный регистр и выполнение операции сложения инверсного кода нуля и прямого кода параметра.Цель изобретения - упрощение устройства за счет исключения дополнительногорегистра и повышение быстродействия за счет исключения дополнительных затрат времени на перенос кода и выполнение операции сложения кодов.Предлагаемое устройство отличается от известных тем, что в нем запись инверсного кода нуля и прямого кода измеряемого напряжения сг и операция сложения кодов происходит одновременно с процессом преобразования нулевого напряжения и У, для чего используются прямой и инверсный выходы нуль-органа, которые, через логические схемыИ, ИЛИ, НЕ соединены со схемамиИ сумматора, на вторые входы которых поступают сигналы от распределителя импуль 5 сов. Сумматор выполняется в виде гг-входовогооднонаправленного двоичного счетчика, гдеа - число разрядов преобразователя.Это позволяет сократить число элементовв схеме за счет исключения дополнительного10 регистра кода нуля и повысить быстродействие за счет исключения затрат времени на перенос кода нуля и выполнение операции сложения кодов,Блок-схема предлагаемого устройства изоб 15 ражена на чертеже.Устройство содержит входной коммутатор1, входы которого соединены с измеряемымнапряжением и нулевым потенциалом, а выход соединен с нуль-органом 2, второй вход20 которого соединен с преобразователем код -напряжение 3, который и шинами соединен срегистром кода 4. Регистр кода 4 и шинамисоединен с распределителем импульсов 5,одной шиной с нуль-органом 2 и одной гпиной25 с блоком синхронизации 6. Блок синхронизации соединен одной шиной с распределителем импульсов 5, одной шиной с входнымкоммутатором, одной шиной с нуль-органом 2и двумя шинами с логическими схемами И30 7 и 8, вторые входы которых соединены снуль-органом 2. Выходы схем И 7 и 8 присоединены к схеме ИЛИ 9, выход которойчерез схему НЕ 10 соединен с и схемамиИ, 11, вторые входы которых соединены пшинами с распределителем импульсов -5. Выходы схем И 11 соединены с и входамисумматора 12, который одной шиной соединен с блоком синхронизации б,Преобразование входного напряжения Ув код происходит в два такта.В первом такте через коммутатор 1 нануль-орган 2 поступает нулевое напряжение.При этом входным напряжением У подлежащим преобразованию в код, является сумма напряжений смещения порога срабатывания и дрейфа нуля нуль-органа, Процесс преобразования напряжения Ув код осуществляется поразрядным методом, при которомраспределитель импульсов 5 поочередно, начиная со старшего, включает разряды регистра кода 4, При этом преобразователь код -напряжение вырабатывает эталонные уровнинапряжения У, которые сравниваются с напряжением У , нуль-органом 2. Состояниенуль-органа 2 опрашивается импульсами бло-,ка синхронизации б и при У ) У, нульорган 2 выдает сигнал на сброс включеннойступени эталонного напряжения.Запись инверсного кода нуля осуществляется следующим образом. Блок синхронизациив первом такте выдает разрешающий сигнална схему И 8, которая через схемы ИЛИ9 и НЕ 10 подает на схемы И 11 сумматора 12 инверсный выход нуль-органа 2, т, е.выход, на котором есть разрешающий потенциал, или импульс при У)У ,. При наличии импульса на инверсном выходе пуль-органа в разряде сумматора, который,в данныймомент выбран тактовым импульсом распределителя, будет записана 1. В случае потенциального выхода нуль-органа запись 1в разряд сумматора производится импульсом,соответствующим концу тактового интервала.По окончании такта кодирования в сумматорезаписан инверсным кодом числовой эквивалент, соответствующий напряжению смещения характеристики преобразователя напряжение - код.Во втором такте через коммутатор 1 навход нуль-орГана 2 поступает напряжение блок синхронизации 6 выдает разрешающий сигнал на схему И 7, которая через схемы ИЛИ 9 и НЕ 10 подает на схемы И 11 сумматора 12 прямой выход нуль-ор гана, т. е. выход, на котором появляется разрешающий потенциал или импульс при У( (У При этом одновременно происходит поразрядная запись кода Ув сумматор и сложение кода У с инверсным кодом нуля в 10 сумм аторе,По окончании второго такта преобразования на выходе сумм атор а устанавливается скорректированный код, соответствующий напряжению У.15 Систематическая ошибка в один квант, которая должна была бы образоваться в результате замены операции вычитания операцией сложения прямого кода уменьшаемого с инверсным кодом вычитаемого, устраня ется начальной установкой младшего разрядасумматора в 1.При использовании описанного устройствадля многоточечных измерений с числом выходных запоминающих регистров, равным 25 числу точек, в качестве запоминающего регистра используется описанный многовходовой счетчик с заменой двухвходовых схем ЙЬ на трехвходовые, причем на третий вход схемы И подается импульс выбранного капала.30 При этом наличие цифровой коррекции нуляпрактически не увеличивает объем преобразователя без коррекции.Предмет изобретения35 Преобразователь напряжение - код с цифровой автоматической коррекцией дрейфа нуля, содержащий входной коммутатор, нуль- орган, преобразователь код - напряжение, регистр кода, распределитель импульсов, 40 блок синхронизации, логические схемы И,ИЛИ, НЕ и сумматор, отличающийся тем, что, с целью повышения быстродействия и упрощения устройства, в нем прямой и инверсный выходы нуль-органа через схемы 45 И, вторые входы которых соединены с блоком синхронизации, подключены к схеме ИЛИ; выход последней через схему НЕ и схемы И, вторые входы которых подключены к распределителю импульсов, соединен 50 со входом сумм атор а.Составитель Н. КозловРедактор Л. А. Утехина Техред Т, П. Курилко Корректоры; А. Николаеваи М. КоробоваЗаказ 386/10 Тираж 480 ПодписносЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква Ж-З 5, Раушская наб., д. 415Типография, пр. Сапунова, 2