Устройство обнаружения сигнала

(57) Использование скретной информа скретных сигналов устройство содерж сдвига 2, элемент И блок управления 4 второй счетчики 6, 1 второй элементы И ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) л. М 28научно-исследовательскийксной автоматизацииЮ.Г.Паскарьии В 59 - 24572,1984,О ОБНАРУЖЕНИЯ СИГНА: в технике передачи диции для обнаружения диСущность изобретения: ит коммутатор 1, регистр СКЛ ЮЧАЮ ЩЕ Е ИЛ И 3, блок памяти 5, первый, 2, элемент НЕ 7, первый, 8, 9, первый, второй эле, 183 О 628 А 1 41 1/20, Н 03 Н 17/00 менты ИЛИ 10, 11. После записи очередного бита входной информации в регистр сдвига блок управления переключает коммутатор 1 и производится быстрый циклический сдвиг информации регистра сдвига, которая одновременно побитно сравнивается на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 3 с опорным сигналом, считываемым блоком управления 4 с блока памяти 5, Первый счетчик 6 подсчитывает общее количество совпавших бит в цикле анализа, второй счетчик 12 подсчи. тывает количество непрерывно следующих совпадающих бит в цикле анализа. Решение об обнаружении принимается при превышении любым из счетчиков 6, 12 установленных в них пороговых значений. Устройство обеспечивает повышение помехоустойчивости, 1 ил.Изобретение относится к технике передачи дискретной информации и может быть использовано для обнаружения дискретных сигналов,Цель изобретения - повышение помехоустойчивости устройства обнаружения сигнала.На чертеже дана структурная схема и редложенного устройства,Устройство обнаружения сигнала содержит коммутатор 1, регистр 2 сдвига, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок 4 управления, блок б памяти, счетчики 6 и 7, элемент НЕ 8, элементы И 9 и 10, элементы ИЛИ 11 и 12,Устройство обнаружения сигнала работает следующлм образом,Работа устройсва обнаружения сигнала состоит иэ двух режимов, Запись бита входной последовательнасги в регистр 2 сдвига и сравнение кодового состояния реГистра 2 сдвига с опорной последовательностью, формируемой блоком 5 памяти . Входная последовательность через коммутатор 1 падается на вход регистра 2 сдвига, Какдый бит входной последовательности сопровождается синхронизирующим импульсом, поступающим на вход блока 4 управления, Блок 4 управления па поступлению синхранизирующего импульса формирует серию управляющих сигналов и тактовых импульсов, После записи/сдвига очередного бита входной последовательности в регистр 2 сдвига по сигналу с блока 4 управления происходит переклочение коммутатора 1, при этом выход регистра 2 сдвига оказывается соединенным с ега входом, Под воздействием пачки сдвигающих импульсов с блока 4 управления, количество которых равно количеству разрядов регистра 2 сдвига, а частота следования должна быть не менее и 1 т, где 6 - частота внешних импульсов тактовой синхронизации, и - длина опорной последовательности, пролсходит циклический сдвиг содержимого регистра 2 сдвига,В результате на выходе регистра 2 сдвига имеет место записанная в нем последовательность бит, Эта последователькость подается на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3. На второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 синхронно поступает опорная последовательность с блока 5памяти под воздействием серии управляющих сигналов с блока 4 управления, На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется результат побитного сравнения двух паследователькостей - входной иопорной, Прямые и праинвертированные элементом НЕ 8 импульсы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 поступают на входы элементов И 9 и 10, где стробируются импульсами с блока 4 управления. Таким образом, на выходе элемента И 9 формируются импульсы, соответствующие несовпадению входной и опорной последовательности, а ка выходе элемента И 10 импульсы соответствующие совпадению этих последовательностей, которые поступают на счетные входы счетчиков 6 и 7, В конце каждого цикла сравнения сигналом с блока 4 управления в счетчлк 6 и через элемент ИЛИ 11 в счетчик 7 записывается пороговая информация, подаваемая на их входы параллельной записи, Счетчик 6 подсчитывает общее количество совпавших бит в очередном цикле анализа, и сигнал на его выходе появляется при превышении установленного порогового значения, На вход предустановки счетчика 7 через элемент ИЛИ 11 поступают также лмпул ьсы соответствующие несовпадающим элементам сравниваемых последовательностей. Таким образом счетчик 7подсчитывает импульсы совпадения следующие подряд, При появлении несовпадающих элементов происходит установка счетчика 7 в исходное состояние, определенное пороговым кодом, поступающим на входы параллельной эаписл. Выходные сигналы счетчиков 6 и 7 через элемент ИЛИ 12 поступают на выход устройства обнаружения сигнала.Пороговый уровень, записываемый всчетчик 6, выбирают с точки зрения миними зации вероятности ложной тревоги и вероятности пропуска при поиске конкретной последовательности, и он зависит от корреляционных свойств этой последовательности, Обнааужение последовательности этим 40 счетчиком происходит, если число ошибок вкей, расположенных произвольным образом, не превышает установленного порогового значения.Пороговый уровень, записываемый в 45 счетчик 7, необходимо выбирать из условиянепревыгвения допустимой суммарной вероятности ложной тревоги на выходе элемента ИЛИ 12, Это позволяет обнаруживать искомуо последовательность по относи тельно короткой безошибочно принятой еечасти, при этом в последовательности мажет быть искажена значительно большее число бит, чем допускается при анализе последовательности в целом ка счетчике 6. Бб Таким образом устройство обеспечивает повышение помехоустойчивости при обнаружении сигнала,Формул а изобретения Устройство обнаружения сигнала, содержащее последовательно соединенныеЗаказ 2527 Тираж ПодписноеВНИИПИ Государственногоомитета по изобретениям и открытиям при ГКНТ СССР113035, 1,1 эсква, Ж, Раушская наб., 4/5 Производственно-издательс,. й комбинат "Патент", г. Ужгород, ул.Гагарина, 101 коммутатор, регистр сдвига, выход которого соединен с одним из входов коммутатора, и элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ", другой вход которого соединен с выходом блока памяти, адресные входы которого соедине ны с соответствующими вь, одами блока управления, другие вых ды которого соединены соответственно . управляющим входом коммутатора, с вход м сдвига регистра сдвига и управляющими входом первого 10 счетчика импульсов, а так .е второй счетчик импульсов, причем друго вход коммутатора является информационн.м входом устройства, входом синхронизации которого является вход блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены элемент НЕ, элементы И и элементы ИЛИ, при этом выход элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" через последовательно соединенные 20 первый элемент И и первый элемент ИЛИ соединен с управляющим входом второго счетчика импульсов, счетный вход которого и счетный вход первого счетчика импульсов соединены между собой и выходом второго элемента И, первый вход которого соединен с выходом элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" через элемент НЕ, а вторые входы первого и второго элементов И соединены между собой и со стробирующим выходом блока управления, третий выход которого соединен с другим входом первого элемента ИЛИ, выходы первого и второго счетчиков импульсов соединены с соответствующими входами второго элемента ИЛИ, причем управляющие входы блока памяти, первого и второго счетчиков импульсов являются входами сигналов управления устройства, выходом которого является выход второго элемента ИЛИ.