Кодирующее устройство кода рида-соломона

(53)5 Н 03 М 13/02 РЕТЕН АВТО ектротехническийонч-Бруевича Буданов ы, исправля- .251 - 256. родная рекоаписи, - Тех% 3, с.39 - 45, 987, с,1137- СТВО КОДА н Э. Код , 1976,с еждуна видеоз я, 1986, еаЬег, 1 ТРОЙ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ПИСАНИЕ ИЗО МУ СВИДЕТЕЛЬСТВ(71) Ленинградский элститут связи им.М.А.Б(56) Питерсон У., Уэлдоющие ошибки. М.: МиХлебородов В.А. Ммендация по цифровоника кино и телевиденЗМРТЕ,3 огпа Оес1179, с,н. 6 Шагб,(57) Изобретение может быть использовано в системах передачи и обработки цифровой информации, где возможно возникновение ошибок. Целью изобретения является упрощение устройства, повышение быстродействия, Устройство содержит и-М матричных умножителей 3 - 6, регистры 1, сумматоры 2, блоки управляемых инверторов 8 и блок 9 определения четности. В результате введения блОков управляемых инверторов и блока определения четности появляется возможность значительного уменьшения количества сумматоров в схемах матричных умножителей.1 ил.Изобретение относится к электросвязи и вычислительной технике иможет быть использовано для помехоустойчивого кодирования в каналах цифровых систем связи и обеспечивает упрощение схемы кодирую- щего устройства и повышение быстродействия. Как известно, схема кодирующего устройства упомянутого выше кода Рида-Соломона содержит регистры, сумматоры, матричные умножители, вход устройства и восьмиразрядные шины,Кодирующее устройство работает следующим образом, Первый информационный байт поступает на вход устройства и далее через сумматор на верхнюю шину устройства без изменения, так как исходное состояние всех резисторов - нулевое, В матричных умножителях происходит умножение на соответствующую матрицу. Результат умножения запоминается в регистрах, При записи в регистры результатов с выходов умножителей они предварительно складываются в сумматорах с предыдущими состояниями регистров (т,е. состоя ними, наступившими после обработки предыдущего байта), Затем на кодирующее устройство поступает следующий байт, который в сумматоре складывается с состоянием регистра и результаты поступают на верхнюю шину, где после умножения в матричных умножителях и сложения результатов умножения с предыдущими состояниями регистров, записываются в регистры, кроме результата на выходе первого умножителя, который сразу записывается в первый регистр,После обработки последнего информационного байта в четырех регистрах окажутся сформированные проверочные байты.Недостаток классического варианта схемы матричного умножения заключается в необходимости выполнения значительного числа операций суммирования по модулю два, что приводит к усложнению схем матричного умножителя и снижению быстродействия всего устройства,Цель изобретения - упрощение устройства и повышение быстродействия за счет уменьшения числа операций суммирования в матричных умножителях.Для достижения поставленной цели в схему кодирующего устройства, содержащую п-К матричных умножителей, регистров и суматоров, где К - число информационных байт, п - общее число байт, выходы регистров с первого по (и-К)- ый подключены к первым входам одноименных сумматоров, выходы первого (п-К)-огосумматоров подключены соответственно квходам второго (и-к)-ого регистров, входы(п-К)-ого сумматора являются соответствен 5 но входами устройства, а вторые входы подключены к входам матричных умножителей,выходы первого матричного умножителяподключены к входам первого регистра,введены блок определения четности и пер 10 вый (и-К)-ый блоки управляемых инверторов, выходы которых подключенысоответственно к вторым входам одноименных сумматороввходы и выходы блока определения четности подключены15 соответственно к выходам (и-к)-ого сумматора и первым входам первого - (и-к)-огоблоков управляемых инверторов, вторыевходы которых подключены к выходам соответственно второго - (и-к)-ого матричных ум 20 ножителей, а структура матричныхумножителей упрощена за счет инвертирования входного сигнала, при нечетности количества в нем единиц, в тех столбцахматрицы, где количество единичных сигна 25 лов больше количества нулевых.Обоснованием предложенного решения являются, следующие теоретическиепредпосылки,Предположим, инвертируется вся мат 30 рица Е. Тогда очевидно. что Е = Ъ Е, где- квадратная матрица того же порядка, что и Е, состоящая целиком из единицц. Ум нож ив входной вектор(а 7 дбаба 4 адага 1 ао)н а инвертированную35 матрицу Е получим (а 7 абаба 4 азага 1 ао)Е- -(а 7 абаба 4 азага 1 ао) И (а 7 абаба 4 азага 1 ао) Е.Таким образом, к каждому элементувектор-строки, полученной от умноженияисходного байта на матрицу Е будет добав 40 лена сумма элементов исходного байта помодулю два, т,е.а(воб 2), Отсюда сле 1=одует; что если чйсло единиц в исходном байте четное, то имеем(а 7 абаба 4 азага 1 ао) Е = (а 7 абаба 4 азага 1 ао) Е,т.ев этом случае при умножении на ийвертированную матрицу Е получили тот же результат, что и при умножении на матрицу Е без инверсии,Если же число единиц исходного байта (а 7 абаба 4 азага 1 ао) нечетное, то к каждому элементу вектор-строки (а 7 абаба 4 азага 1 ао) Е будет добавлена единица по модулю два, т.е. в этом случае результат умножения на инвертированную матрицу Е будет инвертирован. Для восстановления результата умножения входного байта на матрицу Е, полученный результат необходимо инвертироватьь.Аналогично доказывается и умножение на.матрицу Р 1, в которой инвертируются не все столбцы матрицы Ф, а выборочно. При 5 этом в матрице 1 единичными будут только те столбцы, которые инвертируются.Таким образом, предложенное решение позволяет существенно сократить количество сумматоров по модулю два в 10 . умножителях, а значит, упростить схему и, повысить быстродействие.Структурная схема предлагаемого кодирующего устройства представлена на фиг. 1 и содержит и-К регистров 1, и-М сум маторов 2 и и-К матричных умножителей 3- 6, причем вход устройства 7 соединен с первым входом первого сумматора 2, выход которого подключен к входам матричныхумножителей 3 - 6 выход первого матрично го умножителя 3 соединен с входом первого регистра 1, входы остальных регистров 1 соединены с выходами сумматоров 2 (за исключением первого сумматора), а выходы всех регистров со вторыми входами всех 25 сумматоров; к выходу первого сумматора 2 подключен вход введенного блока 9, выход упомянутого блока соединен с первыми входами введенных блоков инверторов 8,. вторые входы которых подключены к выходам 30 матричных умножителей 4 - 6, а выходы блоков 10 соединены с первыми входами остальных сумматоров 2 (за исключением первого сумматора 2).Схема заявленного устройства работа ет следующим образом.Первый информационный байт поступает на вход устройства 7 и далее через первый сумматор 2 на шину без.изменения, так как исходное состояние всех регистров 40 1 - нулевое, В матричных умножителях 3-6 происходит умножение на соответствующие матрицы с учетом инверсии некоторых столбцов, что уменьшает число операций суммирования и повышает быстродействие 45 устройства, Одновременно блок определения четности 9 дает сигнал на блоки инверторов, которые пропускают полученный результат умножения на входы остальных сумматоров 2 без изменения в обрабатыва емом байте, если число единиц четное или с инверсией отдельных разрядов (если число единиц нечетное). Результат умножения запоминается в регистрах 1. При записи в регистры 1, кроме первого, результатов с 55 выходов блоков инверторов 8 они предварительно складываются в сумматорах 2 с предыдущими состояниями регистров 1 т,е. состояниями, наступившими после обработки предыдущего байта).В первый регистр 1 результаты умножения в умножителе 3 записываются непосредственно, без суммирования. Затем на кодирующее устройство поступает следующий байт, который в первом сумматоре 2 складывается с состоянием последнего регистра 1 и результат поступает на шину, где после умножения в матричных умножителях 3 - 6 и прохождения через блоки инверторов 8 и сложения полученных результатов с предыдущими состояниями регистров 1 вновь записываются в регистры 1, После обработки последнего байта в регистрах 1 окажутся сформированные проверочные байты.Регистры 1, сумматоры 2 и умножители 3 - 6 могут быть выполнены на ИС серий К 155, К 133, К 555 и др. Блок 9 может быть оеализован, например, на МС К 531 ИП 5 П, а блоки инверторов 10 на МС К 531 ЛАЗ и К 531 ЛЛ 1.Формула изобретения Кодирующее устройство кода Рида-Соломона, содержащее (и-К) матричных умножителей, регистров и сумматоров, где К - число информационных байт, и - общее число байт), выходы регистров с первого по (и-К)-й подключены к первым входам одноименных сумматоров, выходы первого (и-К)-го сумматоров подключены соответственно к входам второго (и-К)-го регистров, вторые входы (и-К)-го сумматоров являются соответственно входами устройства, а вторые выходы подключены к входам матричных умножителей, выходы первого матричного умножителя подключены к входам первого регистра, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства и повышения быстродействия, в него введены блок определения четности и первый - (и-К)-й блоки управляемых инверторов, выходы которых подключены соответственно к вторым входам одноименных сумматоров, входы и выходы блока определения четности подключены соответственно к выходам (и-К)-го сумматоров и первым входам первого - (и-К)-го блоков управляемых инверторов, вторые входы которых подключены к выходам соответственно второго - (и-К)-го матричных умножителей, а структура матричных умножителей упрощена за счет инвертирования входного сигнала при нечетности количества в нем единиц в тех столбцах матрицы, где количество единичных сигналов больше количества нулевых.