Устройство для умножения полиномов над конечными полями gf(2 )

(19 5 6 Об Г 15/31 ТЕНИ скии институтаппаратурыноплянко ие относится к специализировым вычислительным устможет использоваться в устройствах двоичных коые матрицы которых содеронечных полей ОЦ 2 ), Цель повышение быстродействия. ся тем, что устройство содерво ССС, 1982. 4 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОЛИСАНИЕ ИЗО К АВТОРСКОМУ СВИДЕТЕЛЬС(57) Изобретенрованным цифройствам идекодирующихдов, проверочнжат элементы кизобретения -Цель достигает 1675901 Ат5 м ью)оЯяс,:.ф И 3 о 1 сйживс:. ц;я, ь;.;ЗЛА,; О ДЛЯ УМНОЖЕНИЯ ПОЛКОНЕЧНЫМИ ПОЛЯМИ1675901 10 15 30 жит сдвигающий регистр 1, первую группу из аэлементов И 2, втору о группу из гпэлементов И 3, третью группу из а элементов И 4, первуюруппу из п 1-1 сумматоров 5 по модулю два, вторую гругпу из а сумматоров б по модулю два,руппу из а элеменИзобретение относится к специализированным цифровым вычислительным устройствам и может использоваться в декодирующих устройствах двоичных кодов, проверочные матрицы которых содержат элементы конеч ч ых полей 0 Г 2 ).Цель изобретения - повышение быстродействия.На чертеже представлена схема предлагаемого устройства,Устройство содеожит сдвигающий регистр 1, первую группу иэ (п) элементов, И 2, вторую группу из (гп) элементов И 3, третью группу из а элемен гав И 4, первую группу из п 1-1) сумматоров ". по модулю два, вторую группу из а сумматоров б по модулю два, группу элементов ИЛИ 7, первуюруппу триггеров 8, вторую группу триггеров 9, блок 10 определения старшего ненулевого разряда, ключи 11, первый 12 и второй 13 элементы ИЛИ-НЕ, входы элемента ИЛИ 14, элемент НЕ 15, элемент И 16, так говый вход 17 устройс 1 ва, входы 18 коэффициентов множителя устройс гва входы 19 неприводимого многочлена устройства, входы 20 коэффициентов множимого устройства, выходы 21 результата устройства и выход 22 признака готовности резупьтата устройства. Сдвигающий регистр 1 содержит триггеры 23 и элементы ИЛИ 24,Устройство работает сгедующим образом.В исходном состоянии на входы элементов ИЛИ-НЕ 12 и 13 поступ: ют нулевые сигналы, тогда на выход элемента ИЛИ 14 - логическая единица, а на первый вход элемента И 16 поступает логический нуль, В этом случае непрерывно поступающий син. хросигнал с входа 17 не проходит на выход элемента И 16 и на входы синхронизации сдвигающего регистра 1 и триггеров 8 и 9 не поступает. На выходе 22 при этом устанавливается логическая единица, сигнализирующая о готовности устройства к работе или выдаче оеэультата вычисленлй,После того, как в сдвигающий регистр 1 и в триггеры 8 записаны отпичньсе от нуля значения множимого и мно:кителя, на выходах элементов ИЛИ-НЕ 12 и 13 появляются нулевые сигналы и на первь;й вход элемента тов ИЛИ 7, первую группу триггеров 8, вторую группу триггеров 9, блок 10 определения старшего ненулевого разряда, а ключей 11, первый и второй элементы ИЛИ-НЕ 12 и 13, элемент ИЛИ 14, элемент НЕ 15, элемент И 1 б 1 ил И 16 поступает логическая единица, При этом с входа 17 поступают тактовые сигналы и происходят сдвиги в регистре 1, На а-м шаге сдвига формируется конечный результат вычислений результата, на входы элементов ИЛИ-НЕ 12 и 13 поступают нулевые сигналы, останавливающие поступление синхросигналов, и на выходе 22 формируется сигнал готовности результата вычислений,В случае, если один из сомножителей оавен нулю, на первом входе элемента И 16 всегда исходное нулевое состояние, и сигнал с выхода 22 сигнализирует о готовности результата вычислений, обеспечивая тем самым а-кратное повышение быстродействия устройства при выполнении данной операции.Формула изобретенияУстройство дпя умножения полиномов над коне:ными полями ОЦ 2"), содержащее сдвигающий регистр, первую и вторую группы из гп триггеров, с первого по п 1-й ключи, / первую и вторую группы из а) элементов И каждая, третью группу из а элементов И, первую группу из (а) сумма. горов по модулю два, вторую группу из гп сумматоров по модулю два, группу из гп элементов ИЛИ и блок определения старшего ненулевого разряда,причем входы с первого по п 1-й коэффициентов множителя устройства подключены соответствен; о к информационным входам с первоо по а-й сдвигающего регистра, входы с первого по (а)-й неприводимого многочлена устройства подключены соответственно к входам с первого по (а)-й блока определения старшего ненулевого разряда и соответственно к первым входам элементов И с первого по (а)-й первой группы, выходы которых подключены соответственно к первым входам сумматоров по модулю два с первого по (а)-й первой группы, а-й вход неприводимого многочлена устройства подключен к а-му входу блока определения старшего ненулевого разряда,выходы с первого по(а)-й блока определения старшего ненулевого разряда подключены состветственно к управляющим входам ключей с первого по а)-й и к пер 50 вы; ц входам элементов И с первого по (а).Составитель В, СмирновТехред М.Моргентал Корректор И.Муска Редактор И, Горная Заказ 3004 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 й второй группы, щ-й выход блока определения старшего ненулевого разряда подключен к управляющему входу в-го ключа, первый информационный вход которого подключен к входу нулевого потенциала устройства, выход а-го ключа (где а = 2, , в) подключен к первому информационному входу (а)-го ключа и к второму входу (а)- го элемента И первой группы, выходы элементов И с первого по (е)-й второй группы подключены соответственно к вторым входам сумматоров по модулю два с первого по (а)-й первой группы, выход а-го ключа и выходы сумматоров по модулю два с первого по (и)-1)-й подключены соответственно к первым входам с первого по щ-й элементов ИЛИ группы, выходы которых подключены соответственно к информационным входам триггеров с первого по е-й первой группы, выход Ь-го триггера первой группы (где Ь = 1, , щ) подключен к второму информационному входу Ь-го ключа, ко второму входу Ь-го элемента И второй группы и к первому входу Ь-го элемента И третьей группы, выход гп-го триггера первой группы подключен к второму информационному входу в-го ключа и первому входу в-го элемента И третьей группы, входы с первого по щ-й множимого устройства подключены соответственно к вторым входам элементов ИЛИ с первого по гп-й группы, первый выход сдвигающего регистра подключен к вторым входам всех элементов И третьей группы, выходы которых подключены соответствен но к первым входам сумматоров по модулюдва второй группы, выходы которых подключены к информационным входам триггеров второй группы, выходы которых подключены соответственно к вторым входам сумма торов по модулю два второй группы исоответственно к выходам результата устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, оно содержит элемент ИЛИ, первый и второй эле менты ИЛИ-НЕ, элемент НЕ и элемент И,. причем тактовый вход устройства подключен к первому входу элемента И, выход которого подключен к входам синхронизации триггеров первой и второй групп и сдвига ющего регистра, выходы с первого по гп-йподключены соответственно к входам первого элемента ИЛИ-НЕ, выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к выходу призна ка готовности результата устройства и входуэлемента НЕ, выход которого подключен к второму входу элемента И, выходы триггеров первой группы подключены к входам второго элемента ИЛИ-НЕ, выход которого 30 подключен к второму входу элемента ИЛИ.