Управляемый делитель частоты следования импульсов

(9) ( ) ПИСАНИЕ ИЗС)БРЕТЕНИ 4 О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР М 1370783, кл. Н 03 К 23/66, 24,04.86,Авторское свидетельство СССР М 1437996, кл. Н 03 К 23/66, 04.01.87.(54) УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ(57) ИзОбретение может использоваться в автоматике и вычислительной технике, уст)5 Н 03 К 23/бб, Н 03 К 23/4 ройствах синхронизации и цифровых синтезаторах частот. Цель изобретения - повышение быстродействия - достигается введением триггеров 5, 6, коммутатора 7, сумматора 2 и организацией новых функциональных связей. Устройство также содержит счетчик 1 импульсов, триггеры 3, 4, шину 8 управления, шину 9 кода коэффициента деления и входную 10 и выходную 11 шины, Коэффициент деления устройства в режиме дробного коэффициента деления Кд=(3+ Й)+ 1/2, где М - значение кода на шине 9. 1 ил.1 еых Изобретение относится к импульсной технике и может найти применение в автоматике и вычислительной технике, устройствах синхронизации и цифровых синтезаторах частот,Цель изобретения - повышение быстродействия.На чертеже приведена электрическая функциональная схема управляемого делителя частотй следования импульсов.Управляемый делитель частоты следования импульсов содержит счетчик 1 импульсов, сумматор 2, первый, второй, третий и четвертый триггеры 3 - б, коммута 1 ор 7, шину 8 управления, шину 9 кода коз 1 фициента деления, входную шину 10 и выходную шину 11, при этом вычитающий вход счетчика 1 импульсов соединен с входной шиной 10, тактовыми входами первого, третьего и четвертого триггеров 3, 5 и 6, информационные входы - с выходами сумматора 2, входы записи и разрешения заема - с инверсным входом третьего триггера 5, выход заема - с входом запуска первого триггера 3 и с входом сброса четвертого триггера б, первая группа входов сумматора 2 соединена с шиной 9 кода коэффициента деления, вторая группа входов - с общей шиной, вход переноса - с входом управления коммутатора 7 и с инверсным выходом второго триггера 4, вход запуска которого соединен с шиной 8 управления, информационный вход первого триггера 3 соединен с общей шиной, прямой выход - с информационными входами третьего и четвертого триггеров 5 и б, прямой выход третьего триггера 5 соединен с тактовым входом второго триггера 4 и с первым входом коммутатора 7, второй вход которого соединен с прямым выходом четвертого триггера б, выход - с выходной шиной 11.Устройство работает следующим образом.Счетчик 1 переключается по отрицательным перепадам импульсов с шины 10, При достижении счетчиком 1 нулевого состояния на его выходе заема появляется сигнал заема, длительность которого равна длительности импульса на шине 10, а задержка - . задержке одного цифрового логического элемента, так как формирователь сигнала заема стробируется импульсами с шины 10. Информационный вход триггера 3 подключен к общей (нулевой), шине, поэтому после подачи питания на устройство его триггеры через несколько импульсов с шины 10 установятся в нулевое состояние и находятся э э ом состоянии до появления 10 15 20 25 30 35 40 45 50 55 импульса на выходе заема счетчика 1, Импульс с выхода заема переключает триггер 3 в единичное состояние по (приоритетному) входу запуска и удерживает триггер 5 в нулевом состоянии по (приоритетному) входу сброса. Сигнал в виде уровня логической единицы с прямого выхода триггера 3 поступает на информационные входы триггеров 5 и б, триггер б по фронту ближайшего импульса с шины 10 переключается в единичное состояние, по срезу этого же импульса триггер 3 переключается в нулевое,а триггер 5 в единичное состояние. Следующим фронтом импульса с шины 10 триггер б устанавливается в нулевое состояние. После чего срезом этого же импульса триггер 5 также устанавливается в нулевое состояние, Задержка сигналов на выходах триггеров 5 и б относительно импульсов на шине 10 равна только времени их переключения, длительность равна периоду импульсов на шине 10. В режиме целочисленного коэффициента деления на входе запуска триггера 4 присутствует сигнал в виде логического нуля, поступающий с шины 8, который удерживает этот триггер в единичном состоянии. Уровень логического нуля с инверсного выхода триггера 4 поступает на вход переноса сумматора 2 и на управляющий вход коммутатора 7; при этом коммутатор 7 пропускает на шину 11 сигнал с прямого выхода триггера 6. Код с шины 9 без изменения проходит на выходы сумматора 2 и поступает на информационные входы счетчика 1, При наличии на входе разрешения записи сигнала в виде уровня логического нуля с инверсного выхода триггера 5 в счетчик 1 производится запись соответствующего кода. Этот же сигнал поступает на вход разрешения заема счетчика 1 для исключения возникновения на выходе заема ложных сигналов во время записи информации в счетчик 1, Б качестве входа разрешения заема счетчика 1 может использоваться дополнительный вход дешифратора, формирующего сигнал эасма, Коэффициент деления устройства в режиме целочисленного коэффициента деления определяется соотношением где Ьх - частота входных импульсов, поступающих на шину 10;атеях - частота выходных импульсов на шине 11;М - двоичный код, поступающий на шину 9.1669079 Результирующий коэффициент деления устройства в режиме дробного коэффициента деления равен К==(3+и)+1/г, вх Точность формирования дробного коэффициента деления определяется разностью задержек переключения триггеров 5 и 6 (при форме входных импульсов типа меандр), а задержка выходных импульсов относительно входных равна сумме задержек переключения триггера 5(или 6) и коммутатора 7. Составитель А,СоколовРедактор С,Патрушева Техред М.Моргентал Корректор Т,Палий Заказ 2660 Тираж 445 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 В режиме дробного коэффициента деления на шине 8 присутствует сигнал в виде уровня логической единицы, разрешающий триггеру 4 переключаться по срезу каждого импульса с выхода триггера 5, Сигнал на выходе триггера 4 и на входе переноса сумматора 2 поочередно принимать значения "нуль" и "единица, при этом на выходе сумматора 2 поочередно возникают кодовые комбинации И и И+1. Частота следования импульсов на выходе заема счетчика 1 поочередно принимает значения вх/Кд и 1 вх/Кд+1, Для получения выходной частоты 1 вх/Кд+1/2 в коммутаторе 7 производится коммутация сигналов, поступающих с выходов триггеров 5 и 6, которые сдвинуты один относительно другого на полпериода входных импульсов. Формула изобретения Управляемый делитель частоты следования импульсов, содержащий счетчик импульсов, вычитающий вход которого 5 соединен с тактовым входом первого триггера, информационный вход которого соединен с общей шиной, второй триггер, вход запуска которого соединен с шиной управления, шину кода коэффициента де ления и входную и выходную шины, о т л ич а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены третий и четвертый триггеры, коммутатор и сумматор, выходы которого соединены с информа ционными входами счетчика импульсов,первая группа входов - с шиной кода коэффициента деления, вторая группа входов - с общей шиной, вход переноса соединен с инверсным выходом второго триггера и с 20 входом управления коммутатора, выход которого соединен с выходной шиной, первый вход - с прямым выходом третьего триггера и с тактовым входом второго триггера, второй вход - с прямым выходом четвертого 25 триггера, тактовый вход которого соединен стактовым входом третьего триггера. с входной шиной и с вычитающим входом счетчика импульсов, входы записи и разрешения заема которого соединены с инверсным выходом 30 третьего триггера, выход заема соединен свходом сброса третьего триггера и с входом запуска первого триггера, прямой выход которого соединен с информационными входами третьего и четвертого триггеров.35