Устройство считывания информации для постоянного запоминающего устройства

Я ГОсудАРстэенный кОмитетПо ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВО СЧИТЫВАНИЯ ИНФОРМДПЯ ПОСТОЯННОГО ЗАПОИИНА 1 ОЩЕГО УСТСТВА Изобретение относится к вычислительной технике и может быть испол зовано в электрически программируемых постоянных запоминающих устройствах.Целью изобретения является повышение быстродействия устройства счи -тывания.На чертеже приведена электрическая схема устройства.Устройство содержит блок 1 заряда, коммутатор 2, матричный накопитель 3, блок 4 смещения, формирователь 5 опорного напряжения, дифференцнальный усилитель 6, нагрузочный транзистор 7 блока 1, шину 8 питания устройства, вход 9 усилителя 6, ключевой транзисторр 10 блока 1, вход 11 установки (фиксации) напряжения блока 1, ключевой транзистор 12 коммутатора 2,группа входов 13 выборки устройства, информационные входы 14 устройства, за(57) Изобретение относится к вычислительной технике и может быть использовано в электрически программируемых постоянных запоминающих устройствах. Целью изобретения являетсяповышение быстродействия устройствасчитывания. Поставленная цель достигается за счет того, что устройствосодержит группу блоков смещения иблок смещения формирователя опорногонапряжения, каждый иэ которых состоит из нагрузочного и ключевоготранзисторов. 1 ил. 1поминающие транзисторы 15, 16 матричного накопителя 3, адресные входы 17, 18 накопителя 3 и формирователя 5, шина 19 нулевого потенциала устройства, нагрузочный транзистор 20 блока 4 смешения, ключевой транзистор 2 блока 4 смещения, вход 22 выборки устройства, нагрузочные транзисторы 23-27 формирователя 5 опорного напряжения, вход 28 усилителя 6, первый 29 и второй 30 ключевые транзисторы формирователя 5 опорного напряжения, запоминающие транзисторы 3 1 и 32 Фор. мирователя 5 опорного напряжения, группу блоков 33 смещения.Устройство считывания работает в двух режимах: считывания и хранения информации.Пля реализации режима считывания на вход 22 блока 4 подается нулевой потенциал, запирающий транзисто 1635212ры 21. При этом одновременно все выходы блоков 4 заряжаются до потенциала 1,0 В через соответствующий транзистор 20.На вход 11 поступает потенциал1,3 В, открывающий транзисторы 10 и29. На входы 17 и 13 подается потенциал, близкий к напряжению питания,открывающий транзистор 12 коммутатора 2.Если выбранный транзистор 15 находится в закрытом состоянии, т.е. пороговое напряжение ЧтВ 7,0 В, то напряжение, равное 5,0 В, поступающеена затвор этого транзистора, недостаточно для его отпирания. Вход 14при этом начинает заряжаться черезтранзисторы 7 и 1 О до напряжения1,2 В, при котором транзистор 10 запирается, так как на затвор этоготранзистора поступает потенциал 1,3 В.При запиранни транзистор 10 отделяетбольшую нагрузочную емкость выходовблоков 4 от малой нагрузочкой емкости входа 9 дифференциального усилителя 6, В результате потенциал навходе 9 усилителя считывания, который повышается постепенно в соответствии с ростом потенциала на входе14, при запирании транзистора 10 быстро нарастает до потенциала, равногоЧ -Ч =45Если транзистор 15 находится в открытом состоянии (т,е. пороговое напряжение Ч С 2,0 В), то потенциал на35входе 14 ограничивается напряжением0,7 В, обусловленным токами черезтранзистор 7 и транзистор 20. Приэтом на входе 9 схемы дифференциального усилителя 6 формируется потенциал, равный 2,0 В,1 ФНа вход 28 усилителя 6 подаетСяопорное напряжение, создаваемое настоке транзистора 29 формирователя 5 45опорного напряжения током разрядачерез транзистор 32, находящийся воткрытом состоянии, т.к. эти транзисторы находятся только в состояниис низким пороговым напряжением, т,е.Ч. (2,0 В.50гБлагодаря параллельному включениюпяти транзисторов 23-27 в формирователе 5 опорного напряжения, идентичных транзистору 7, обеспечиваетсяпостоянная величина отношения токовсчитывания транзисторов 15, 31. Приэтом на входе 28 усилителя 6 считывания формируется опорное напряжение 3,5 В.Дифференциальный усилитель 6 сравнивает потенциал на входе 9 с напряжением на входе 28. Если ток считывания транзистора 15 ниже ожидаемого, то и ток считывания транзистора 31 будет соответственно ниже, в результате чего изменится и ток срабатывания усилителя 6. Такая схема позволяет сохранить работоспособность при наличии технологических разбросов.При переключении в режим хранения на входы 11, 13, 17 поступает нулевой потенциал, запирающий транзистор 10 и транзистор 12 коммутатора 2. На вход 22 подается потенциал, близкий к напряжению питания, открывающий транзистор 21 блока 4, обеспечивая нулевой потенциал на входах 14.Преимущества устройства считывания состоят, во-.первых, в повышении быстродействия при использовании в ЗУ большой информационной емкости, во-вторых, в повышении надежности работы запоминающего устройства, обусловленной увеличением времени хранения информации запоминающих транзисторов накопителя в режиме хра-нения.Формула изобретенияУстройство считывания информации для постоянного запоминающего устройства, содержащее блок заряда, вход установки напряжения которого является входом установки напряжения устройства, коммутатор, информационные входы которого являются информационными входами устройства, входы выборки коммутатора являются группой входов выборки устройства, выходы коммутатора соединены с информационными входами блока заряда, формирователь опорного напряжения, входы выборки которого являются входом выборки устройства, вход установки напряжения формирователя опорного напряжения соединен с входом установки напряжения блока заряда, дифференциальный усилитепь, первый и второй входы которого соединены соответственно с выходом блока заряда и выходом формирователя опорного напряжения, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, оноСоставитель Б.Венковедактор М,Циткина Техред М,Дидык Коррект аксимишинец Подписноео изобретениям и открытиям при ГКНТ ССС35, Раушская наб д. 4/5 Заказ 75ВНИИПИ Го ираж рстве нного комитет 113035, Москва,роизводственно-издательский комбинат "Патент", г.ужгород, ул. Гаг 5 16352 содержит группу блоков смещения и блок смещения формирователя опорного напряжения, каждый иэ которых состоит из нагруэочного и ключевого транзис 5 торов, затвор, сток, исток нагрузочного и исток ключевого транзисторовсоединены соответственно с шиной нулевого потенциала устройства, шиной питания устройства, стоком ключевого транзистора и шиной нулевого потенциала устройства, затвор ключевого транзистора блока смещения формирователя опорного напряжения является 12 6входом разрешения выборки устройства, затворы ключевых транзис торов блоков смещения обьединены и соединены с затвором ключевого транзистора блока смещения формирователя опорного напряжения, стоки ключевых транзисторов группы блоков смещения и сток ключевого транзистора блока смещения формирователя опорного напряжения соединены соответственно с информационными входами коммутатора и информационным входом формирователя опорного напряжения.