Логический элемент

%1223223, кл, 6 06Авторское свидеМ 1223358, кл. Н 03 ти элеки может ровании ков цифх. Цель ости, Ус.п, кажа 6-9 и ну 12 и ведение е новых овысить 8ательский цент тельство СССРР 7/50, 1986.тельство СССРК 19/094, 1986,ности,лемент работает ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ И СКОМУ СВИДЕТЕЛЬС Изобретение относится к электронике и вычислительной технике и может быть использовано при проектировании сумматоров и арифметических блоков цифровых БИС на КМОП транзисторах,Цель изобретения - повышение надежНа чертеже изображена схема логического элемента.Схема содержит и разрядов 1-1 - 1-,= = 1, , и, каждый из которых имеет два МОП-транзистора р-типа 2 - 3, два МОП- транзистора и-типа 4 - 5, четыре вывода 6 - 9 и два входа 10- и 11-,= 1 и, причем первый транзистор р-типа 2 подключен между первым 6 и третьим 8 выводами разрядов, второй транзистор р-типа 3 подключен между первым выводом 6 и шиной питания Еп, первый транзистор и-типа 4 подключен между вторым выводом 7 и общей шиной, второй транзистор и-типа 5 подключен между вторым 7 и четвертым 9 выводами разряда, первый и второй выводы и-го разряда соединены с шиной выхода 12 1631715 А(54) ЛОГИЧЕСКИИ ЭЛЕМЕНТ (57) Изобретение относится к облас троники и вычислительной техники быть использовано при проекти сумматоров и арифметических бло ровых БИС на КМОП-транзистора изобретения - повышение надежн тройство содержит и разрядов 1.1- дый из которых имеет четыре вывод два входа 10 и 11, выходную ши третий вход 15 первого разряда. В МОП-транзисторов 13 и 14, а такж конструктивных связей позволило и надежность. 1 ил. элемента, третий и четвертый выводы ( + 1)-го разряда подключены соответственно к первому и второму выводам -го разряда (1 = 1 п - 1), между третьим выводом 8 первого разряда и шиной питания Еп подключен транзистор р-типа 13, а между четвертым выводом 9 и общей шиной подключен транзистор и-типа 14, затворы транзисторов 2 и 4 соедичены с первым входом 10- разряда, затворы транзисторов 3 и 5 соединены со вторым входом 11- разряда, затворы транзисторов 13 и 14 подключены к шине третьего входа 15 первого разряда,Логический э следующим образом.На первые входы 10- каждого из разрядов поступают соответственно сигналы ,01 Оп - функции генерации поразрядного переноса, на вторые входы 11- каждого из разрядов подаются соответственно сигналы Р 1Рл - функции распространения поразрядного переноса, на вход 15 поступает сигнал входного переноса С 0. На шине 12и-разрядного устройства реализуется функцияСп "Р 1 СО + 61) Р 2 + 62)Рп+ Ол) Рп + бп)(1)В частности, для двух разрядов устройстваС 2 (Р 1 СО+ 61) Р 2+ 62 = С 1 Р 2+ 82, (2) где С 1- Р 1 СО+ 61 - межразрядный перенос иэ первого разряда во второй, Функции Р и 6 формируются в )-ом разряде сумматора или арифметико-логического блока. Для сумматора их формулы записываются в ви ед3Р =А 1+В,(3)6 =А ВРабота одного разряда устройства определяетсл таблицей функционирования:где А 1 и В 1 - первые разряды операндов, подаваемых на входы сумматора или арифметического блока;81, Р 1, СО - значение сигналов, подаваемых на первый, второй и третий входы первого разряда логического элемента;С - сигнал на выходе первого разряда логического элемента, получающемся при обьединении первого и второго выводов первого разрядаНапример, при значениях входных сигналов А 1-0, 81" 1, СО =1 значения Р 1=1 и 61 = 0 получаются в соответствии с формуламц (3), Поступление этих управляющих сигналов на входы первого разряда устройства приводит к тому, что транзисторы 2, 5510 35 40 между третьим выводом первого разряда и шиной питания, а его затвор соединен с 45 15 20 25 30 и 14 находятся в открытом состоянии, а транзисторы 3, 4 и 13 - в закрытом, В результате на выводе 7 формируется уровень логического "0", а вывод 6 переходит в состояние с высоким импедансом. При подключении их к одной выходной шине на шине будет сформирован уровень логического нуля, что соответствует значению в выбранной строке таблицы функционирования. Формула изобретения Логический элемент, содержащий и разрядов, каждый из которых имеет по два МОП-транзистора р- и и-типа проводимости и четыре вывода, первый транзистор р-типа подключен между первым и третьим выводами разряда, второй транзистор и-типа подключен между вторым и четвертым выводами разряда, стоки второго транзистора р-типа и первого транзистора и-типа соединены соответственно с первым и вторым выводами разряда, затворы первых и вторых транзисторов р- и и-типа подключены соответственно к первой и второй входным шинам разряда, к третьему и четвертому выводам каждого последующего разряда, начиная с второго, подключены соответственно первый и второй выводы предыдущего разряда, о т л и ч а ю щ и й с я .тем, что, с целью повышения надежности элемента, в него введены два МОП-транзистора р- и птипа и новые конструктивные связи, причем истоки второго транзистора р-типа и первого транзистора и-типа каждого разряда подключены соответственно к шине питания и общей, первый и второй выводы последнего разряда соединены с выходной шиной элемента, МОП-транзистор р-типа подключен третьей входной шиной первого разряда изатвором МОП-транзистора п-типа, подключенного между четвертым выводом первогоразряда и общей шиной.1631715 едактор Н.Горва Заказ 555 Тираж 454 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб,. 4/5 кий комбинат "Патент", г. Ужгород, ул.Гагарина, 101 роизводственно-издат Составитель А.Цехан Техред М,Моргентал и Корректор М.Шароши