Конвейерное устройство для деления итерационного типа

КОНВЕЙЕР ТЕРЛЦИОН Иэобрете и вычисл О ДЛЯ ДЕЛЕ НОЕ У.ОГОние оитель ТРОИСТИПА 5 я к автоманике и предия в арифмеос ной т и сп ольэ ов чено иа СУДА СтВЕННЫйКОМИТЕТ ИЭОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ. СССР( 21 ) 4606562/ (22) 1 5.11.88 (46) 23.07.90 (72) Ю.С.Вара (53) 68.325 (56) Авторско 9 1262480, клАвторское Кф 1179321, кл 2тических устройствах цифровых ЭВИ. Цепь изобретения - сокращение оборудования устройства для деления. Поставленная цель достигается тем,что в устройство для деления итерационного. -ииа, содержащее регистр 7 делителя регистр 25 результата, шифратор 9. блок 18 формирования и суммир вантя кратных, блоки9"21 формиро-на .я попо. 1/1 ительпог о к одс 1блоки 22-24 мпожения, регистр 6 делимого, введены регис гры0-1 3 управляющих сигналов, коммутатор 8, триггеры -5 и дополнительные регистры 14-17 с соответствующими связями. 1 ил.,4 1580351 Изобретение относится к автоматике и вычислительной технике и предназначено для использования в цифровых арифметических устройствах.Целью изобретения является сокращение оборудования устройства для деления.На чертеже показана блок-схема устройства дня деления итерационно го типа.Устройство содержит пять тригге" ров 1 - 5, регистр 6 делимого, регистр 7 делителя, коммутатор 8, шифратор 9, четыре регистра 1 О - 13 уп равляющих сигналов, четыре дополнительных регистра 14 - 17, блок 18 формирования и суммирования кратных, три блока 19 - 21 формирования дополнительного кода, три блока 22 - 24 20 умножения, регистр 25 результата, вход 26 "Запуск устройства",входы делимого 27 и делителя 28, выход 29 частного.Устройство работает следующим об разом.В момент появления сигнала "Пуск устройства" по импульсу синхрониза" ции (не показан) в триггер 1 принимается единичный сигнал, в регистр 6 делимого - значение делимого (ДМ), в регистр 7 делителя - значение делитсля (ДТ). Далее согласно алгоритму итерационного деления значение делителя преобразуется в величину,35 равную единице (в пределах разрядной сетки), аналогичным образом преобразуется делимое, которое в последней итерации принимает значение частного от деления исходных операндов. После 40 приема операндов в регистры 6 и 7 в следующем машинном такте единичный сигнал с триггера 1 блокирует (сохраняет) содержимое регистра 6, где находится значение делимого, а значение старших разрядов делителя из регистра 7 через коммутатор 8, управляемый единичным выходом триггера 1, поступает в шифратор 9, где вырабатываются управляющие сигналы, запоминаемые в блокируемом регистре 10, Единичный сигнал с выхода триггера 1 записывается,в триггер 2, а значение делителя с выхода коммутатора8 запоминается на регистре 14.В следующем машинном такте на выходе блока 18 формирования и суммирования кратных формируется значение делителя ДТ 1, имеющего первое приближение к единиЦе, в .блоке 19 формируется дополнительный код от старшихразрядов делителя ДТ 1. Значение делителя ДТ 1 и значение кода с выходаблока 19 запоминаются соответственнона регистрах 15 и 11, а единичныйсигнал с выхода триггера 2 записывается в триггер 3. В этот же машинный такт блокируется прием в регистр10 (сохраняется его значение), ав регистр 14 записывается значениеделимого, при этом в регистры 6 и 7возможен прием следующей пары операндов, сопровождаемых сигналом "Пуск".В следующем машинном такте в блоке22 значение ДТ 1 (содержимое регистра 15) умножается на значение регистра 11 и формируется значение ДТ 2(точность приведения ДТ к единицеудваивается). Одновременно в блоке8 формируется значение промежуточного делимого ДМ при воздействиитех же управляющих сигналов, что ипри формировании значения ДТ 1. Аналогично происходит преобразованиеделителя и делимого на следующей итерации в блоках 23 и 22 умножения, Впоследней итерации с выхода блока24 умножения формируется значениеДТ 4, равное единице в пределах разрядной сетки. В последующем машинномтакте на выходе блока 24 умноженияформируется значение ДМ 4, равноечастному от деления исходных значений ДМ и ДТ. формула изобретения Конвейерное устройство для деления итерационного типа, содержащее регистры делимого, делителя и результата, шифратор, блок формирования и суммирования кратных, три блока формирования дополнительного кода и три блока умножения, причем входы делимого и делителя устройства соединены с информационными входами регистров делимого и делителя соответственно, выходы старших разрядов блока формирования и суммирования кратных соединены с входами первого блока формирования дополнительного кода, выходы старших разрядов первого блока умножения соединены с входом второго блока Формирования дополнительного кода, выходы старших разрядов второго блока умножения соединены с входами третьего блокаЗаказ 2012 Тираж 563 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., и, 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарийа,01 5 158 формирования дополнительного кода, выходы разрядов третьего блока умножения соединены с информационными входами регистра результата, выход которого является выходом частного устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, в устройство введены пять триггеров, коммутатор, четыре регистра управляющих сигналов и четыре до-, полнительных регистра, при этом выходы регистров делимого и делителя соединены с первым и вторым информационными входами соответственно коммутатора, управляющий вход которого соединен с входом блокировки регистра делимого, входом второго триггера и выходом первого триггера, вход которого соединен с входом пуска устройства, выход старших разрядов коммутатора соединен с входом разрядов шифратора, выход которого соединен с информационным входом первого регистра управляющих сигналов, выход которого соединен с управляющим входом блока формирования и суммирования кратных, информационный вход которого соединен с выходом первого дополнительного регистра, вход которого. соединен с выходом разрядов коммутатора, выходы первого, второ 0351бго и третьего блоков формированиядополнительного кода соединены с информационными входами соответственно второго, третьего и четвертого 5регистров управляющих сигналов, выходы которых соединены с первыми информационными входами первого, второго И третьего блоков умножения соответственно, вторые информационныевходы которых соединечы с выходамивторого, третьего и четвертого дополнительных регистров соответственно,выходы разрядов блока формированияи суммирования кратных соединены свходом второго дополнительного регистра, выходы результата первого ивторого блоков умножения соединеныс входами третьего и четвертого до полнительных регистров соответственно, выход второго триггера соединенс входом блокировки первого регистрауправляющих сигналов и входом третьего триггера, выход которого соеди нен,с входом блокировки второго регистра управляющих сигналов и входомчетвертого триггера, Выход которогосоединен с входом блокировки третьего регистра управляющих сигналов и 30 входом йятого триггера, выход которого соединен с входом блокировки пятого регистра управляющих сигналов.