Устройство для сопряжения источника информации с процессором

) Авторское свид019428, кл. С 0Авторское свиде5, кл. С 06 9 22 ССР981Р етельство Р 13/00,ельство СС Р 13/00,9 98955 (54) УСТ НИКА ИНФ (57) Изо тельной 981 РОЙСТВО ОРМАЦИИ бретени технике ДЛЯ СОПРЯЖЕНИЯС ПРОЦЕССОРОе относится к.и может быть ТОЧ ыч испо Изобельнойованосистемтабе ванной 21 етение отно технике и мдля ввода ци у обработки емени или пр ится к вычислижет быть исполь-.ровой информациив реальном маседварительно запнапример на магписи бующи раз носитель ширение функ" а счет обесинформации сштабе времени ГОСУДАРСТВЕННЫЙ КОМИТЕТ,ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР нитную ленту.Цель изобретения - ра циональных возможностей печения возможности ввод в процессор в реальном м На чертеже изображена функциональная схема предложенного устройства.Устройство содержит информационные входы устройства 1, блок 2 памяти,буферный регистр 3, выходные шины 4, мультиплексор 5, счетчик 6 чтения, счетчик 7 записи, сумматор 8, блок 9 сравнения, регистр 10 уставки, тригге 11 знписи, триггер 12 чтения, элемент И 13, элементы задержки 14, 15, элемент,НЕ 16, входная шина 17, шины зовано для ввода цифровой информациив систему обработки в реальном масштабе времени или предварительно записанной на носитель, Цель изобретения заключается в расширении функцио"нальных возможностей за.счет обеспечения возможности ввода информации впроцессор в реальном масштабе времени.Устройство содержит блок памяти, мультиплексор, счетчики записи и чтения,триггеры записи и чтения, блок сравнения, сумматор, буферный регистр,регистр уставки, два элемента задержки, элемент И, элемент НЕ. 1 ил. 18, 19 готовности, шины 20и чтения.Устройство работает сле В исходном состоянии счетчики 6,7 и триггер 11 находятся в состоянии р "0", триггер 12 - в состоянии "1".Элемент И 13 заперт логическим "0" с элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика чтения 6. В регистр 10 уставки занесен из процессора код глубины заполнения блока 2 памяти. На шинах 18, 19 готовности логический "О". Вторая шина готовности 19 подключена к блоку прерывания процессора.При поступлении на вход устройства файф 1 первого информационного слова син- еейв хроимпульс его сопровождения поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состояние "1". Триггер 11 переключает мультиплексор 5 на направление счетчика 71 через вторую линию задержки 15 подаЬт команду записи на вход записи блока 2 памяти, а затем устанавливает себя (триггер 11 записи) в исходное состояние "О". Элемент И 13, состоящий в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11 записи, Задний фронт сигнала с прямого выхода триггера 11 ,записи поступает на счетный вход счетчика записи и тем самым наращивает его состояние на единицу, подготавливая следующий адрес записи,для блока 2 ;памяти. Вследствие наличия разных ко дов на входах схемы 9 сравнения на ее ,выходе появится логический "0", кото:рый через элемент НЕ 16 откроет элемент И 13,. сигнал с выхода послецнего .установит в нуль триггер 12. Передний 2 О ,фронт с инверсного выхода триггера чтения поступит на вход записи .буферного, регистра 3, а информация из блока памяти 2 перепишется в буферный регистр 3, при этом на первой шине 18 25 готовности появится логическая "1", сообщая процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступающие на вход .Устройства числрм не более, чем задано в регистре 10 уставки, будут с отработаны устройством аналогичным образом. В этот период процессор, если он освободится от решения других задач, анализирует состояние первой шины 18 готовности и в случае, наличия логической "1," на последней процессор снимает информацию с выходных шин 4 буферного регистра 3, Строб приема информации в процессор поступает на 40 1шину 21 .чтения и устанавливает триггер чтения в состояние "1". Прямой выход триггера 12 чтения через первую линию задержки 14 выставляет запрос на вывод очередного слова из блока 2 памяти в буферный регистр 3. Если в блоке памяти есть хоть одно славо и в этот момент не идет операция записи, т,е, триггер записи находится в состоянии "0", то сигнал с выхода элемента И 13 сбрасывает в нуль триггер .12 чтения, который тем самым заносит очередное слово из блока памяти 2 в буферньй регистр 3.При съеме последнего слова с буфер-,55 ного регистра 3 .код счетчика 7 чтения совпадает с кодом счетчика 6 записи, ,и на выходе схемы 9 сравнения появит" ся сигнал равенства, который своим передним Фронтом установит счетчики 6, 7 записи и чтения в нуль и через элемент НЕ 16 заблокирует элемент И 13. Триггер 1,2 чтения остается в состоянии "1", а первая шина готовности 18 - в состоянии "0".Если процессор занят решением других задач и не анализирует состояние первой шины 18 готовности, то при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр 10 уставки, возникает логическая "1", которая по второй шине 19 готовности поступает в блок прерываний процессора и вызывает на выполнение программу приема из устройства, которая, как было описано, считывает информацию из устройства до конца.Предложенное устройство позволяет осуществлять съем инФормации с выходныхшин без предварительного запроса непосредственно. по команде "Прием", что позволяет применять данное устройство для работы с ЭВИ любой архитектуры.Формула изобретенияУстройство для сопряжения источника информации с процессором, содержащее блок памяти, мультиплексор, блок сравнения, счетчик записи, счетчик чтения, триггер записи, триггер чтения, элемент И, адресный вход блока памятиподсоединен к выходу мультиплексора, первая группа информационных входов которого соединена с первой группой входов блока сравнения и с группой выходов счетчика записи, вторая группа информационных входов мультиплексора соединена с второй группой входов блока сравнения и с группой выходов счетчика чтения, причем Я-вход триггера записи подсоединен к входу устройства для подключения к шине записи источника цифровой информации, инверсный выход триггера записи соединен с первым входом элемента И, а Б-вход триггера чтения подключен к входу устройства для подключения к выходу "Чтение данных" процессора, о т л и ч а ю щ е е с я тем, что, с целью расширения Функциональных возможностей за счет обеспечения возможности ввода информации в проЗаказ 1513 Тираж 566 ПодписнсеВНИИПИ Государственного комитета поизобретениям и открытиям при ГКНТ СССР113035,.Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 5 157 цессор в реальном масштабе времени, в него введены буферный регистр, регистр уставки, сумматор, элемент НЕ, два элемента задержки, причем группа информационных входов буферного регистра соединена с группой выходов блока памяти, группа информационйых входов которого соединена с группой информационных входов устройства для подключения к выходной шине данных истоЧника информации, вход записи буферного регистра соединен с выходом устройства для поДключения к входу готовности чтения процессора, счетным входом счетчика чтения и инверсным выходом триггера чтения,прямой выход которого соединен с входом первого элемента задержки, выход которого связан с вторым входом элемента И, выход которого подключен к К-входу триггера чтения, третий вход элемента И соединен с выходом элемента НЕ, вход которого соединен с входами сброса счетчиков чтения и записи;и выходом "Равно"Г блока сравнения, прямой и инверсный выходы триггера записи подключены к управляюшим входам мультиплексора,прямой выход триггера записи подключен к счетному входу счетчика записи, а инверсный выход триггера записи соединен с входом второго элемента задержки, выход которого соединен с й-входом триггера записи и входом записи блока памяти, группа выходов счетчика запи" си соединена с первой группой информационных входов сумматора, вторая группа информационных входов которого сое динена с группой выходов регистра уставки, группа информационных входов которого соединена с входом устройства для подключения к выходной шине данных процессора, выход буферного реги стра подсоединен к выходу устройствадля подключения к входной шине данных процессора, а выход переноса сумматора соединен с выходом устройства для подключения к входу прерывания процес сора,