Накопитель кодов
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П(НТ СССР ВТОРСНОМУ СВИДЕТЕЛЬСТВ(71) Всесоюзный заочный электротехнический институт связи(56) Авторское свидетельство СССРМ 1162040, кл. Н 03 К 23/66, 1984.Патент США Р 4454486,кл. Н 03 С 3/00, опубли . 1984,(57) Изобретение относится к вычислительной технике и может быть ис 2пользовано в устройствах синтеза и обработки цифровых сигналов, Цель изобретения - повышение быстродействия накопителя при одновременном снижении его мощности потребления. Накопитель кодов содержит блок 1 па мяти, генератор 2 тактовых нмпульсо Б сумматоров 3,1-3.Б, Ю регистров .4.1-4.Б, 11-1 мультиплексоров 5.1- 5.Б, блок 6 последовательного деления частоты, Бтриггеров 7,1- 7-Би блок 8 последовательного ум ножения входного кода с соответстующими связями, 1 илИзобретение относится к вычислительной технике и может быть использовано в устройствах синтеза и обработки цифровых сигналов,Цель изобретения - повышение быстродействия накопителя при одновременном снижении его мощности потребления.На чертеже представлена функциональная схема накопителя кодов.Накопитель кодов содержит блок 1памяти, генератор 2 тактовых импульсов, Г 1 сумматоров 3, Г 1 регистров 4,Бмультиплексоров 5, блок 6 последовательного деления частоты, Г 1-1триггеров 7 и блок 8 последовательного умножения входного кода с соответствующиж связями,Накопитель. работает следующим образом.Накапливаемый код хранится в блоке 1 памяти, с выхода которого поступает на вход блока 8 последователь"ного умножения входного кода с Г 1 выходами. Отношения чисел на первом,второмГ 1-м выходах блока последовательного умножения входного кода кчислу на его входе соответственноравны М, М, 1"зМ (ММ)МЗ,) М), причем все эти числа являютсянатуральными степенями двух, поэтому умножение кодов выполняется по "средством сдвига на количество разрядов, равное показателю соответствующей степени двух.Отношение частоты сигнала генератора 2 тактовых импульсов к частотесигнала. на первом, второмН-мвыходах блока 6 последовательного деления частоты равно соответственноМ М1 ф,. Уменьшение времени накопления достигается, эа счетуменьшения разрядности второго, третьего. ,И-го З,Г 1 сумматоров. Приразрядности Г 1-го сумматора З.Г 1, регистра 4.Г 1, равнойВ =К+1 о р, (М ,),где К - количество необходимых двоичных верных знаков кода на выходе Г 1-го регистра 4.И, ошибка усечения, накопленная за М тактов сигнала Г 1-. го выхода блока 6 последовательного деления частоты, сбдержится в 1 ор (Г 1 ц,) младших разрядах выхода регистра 4.Г 1. Для того, чтобы в последующих тактах количество верных двоичных знаков не уменьвилось, в Г 1-й регистр 4,Г 1 через (Г 1-1)-й мультиплексор 5.Бзаписывается код с выхода (Г 1-1)-го регистра4,Г 1-1, разрядность которого равнаР =Р+1 ор, М , причем количество верных двоичных, знаков этого кода составляет К 1. Мультиплексор 5.Г 1-1 одинраз за каждые Мтактов подключает 1 О к информационному входу В-го регистра 4.Г 1 выход (Б)-го регистра 4.Я.Сигнал управления мультиплексором5.0-1 формируется (Г 1-1)-м КЯ-триггером 7.Г 1-1.15 Ошибка усечения, накопленная в(Г 1-2)-го регистра 4.Г 1-2 через мультиплексор 5,И, Разрядность (Б)-горегистра 4.Г 1-2 равнаК,1 -Р. 1 о 8 (М 1 ). Разрядность второго сумматора 3.2(регистра 4,2) равнаК =В +1 оя МКоличество верных знаков кода навыходе второго регистра 4.2 равно Р.Ошибка усечения, накопленная за Мтактов сигнала на втором выходе блока 6 последовательного деления частоты,устраняется посредством записи во второй,регистр 4.2 кода с выхода первого регистра 4,1 через первый мультиплексор 5,1.1Таким образом, при каждом тактесигнала на тактовом входе Г 1-го регистра 4.Г 1 накопленный код на его выходесодержит К верных знаков,Сумматоры и регистры, имеющиебольшую разрядность, работают с меньшей тактовой частотой, поэтому время накопления определяется тольковременем суммирования И-го сумматора, разрядность которого обычноне больше 8-12., Кроме того, накопитель кодов имеет меньшую потребляемую мощность, так как сумматоры,мультиплексоры, регистры, .работающие с низкими тактовыми частотами,могут быть выполнены на малопотребляющих сериях ИМС ТТЛШ, а первые сумматор и регистр, разрядность которых может достигать нескольких десятков, но работающих с самой низкой так15 товой частотой, реализуются на микромощных сериях ИМС КМОП. Составитель В.Гусев Редактор М,Петрова Техред М.Дидык Корректор Э,ЛончаковаТираж 550 Подписное Заказ 219 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж,. Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 Формула изобретенияНакопитель кодов, содержащий блок памяти, генератор тактовых импульсов, Н сумматоров, Н регистров и первый мультиплексор, причем выходы д-х регистров (д=12,3И) соединены соответственно с первыми входами -х сумматоров, а выход первого сумматора соединен соответственно с информационным входом первого регистра, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия накопителя при одновременном снижении его мощности потребления, в него введены блок последовательного деления частоты, Итриггеров, блок последовательного умножения входного кода и Ммультиплексоров, причем выходы -х регистров, кроме Ю-го, соединены соответственно с первыми входами 1-х мультиплексоров (=1,2,311-1) выходы которых соединены соответственно с информационными входами (+ 397 Г;9 6+1)-х регистров, а вторые входы 1-хмультиплексоров соединены соответственно с выходами (1.+1)-х сумматоров,выход И-го регистра является выходом 5накопителя, выход блока памяти соединен с входом блока последовательного умножения входного кода, выходы спервого по И-й которого соединены соответственно с вторыми входами сумматоров с первого по М-й, выход генератора тактовых импульсов соединен свходом блока последовательного деления частоты, выходы которого с первого по М-й соединены соответственно ссинхровходами регистров с И-го попервый, выходы триггеров с первого по(И - 1)-й соединены соответственно свходами управления мультиплексоров с 20 (11-1)-го по первый, выходы блока последовательного деления частоты с первого по (И)-й соединены соответственно с входами установки в "1" триггеров, входы установки в 0 которых 25 соединены соответственно с выходамиблока последовательного деления частоты с второго по Б-й.
СмотретьЗаявка
4367264, 21.01.1988
ВСЕСОЮЗНЫЙ ЗАОЧНЫЙ ЭЛЕКТРОТЕХНИЧЕСКИЙ ИНСТИТУТ СВЯЗИ
БУДИШОВ ВЯЧЕСЛАВ ПЕТРОВИЧ, КОЧЕМАСОВ ВИКТОР НЕОФИДОВИЧ
МПК / Метки
МПК: G06F 7/50
Метки: кодов, накопитель
Опубликовано: 30.01.1990
Код ссылки
<a href="https://patents.su/3-1539769-nakopitel-kodov.html" target="_blank" rel="follow" title="База патентов СССР">Накопитель кодов</a>
Предыдущий патент: Сумматор избыточной минимальной системы счисления
Следующий патент: Ассоциативный функциональный преобразователь
Случайный патент: Способ восстановления функции сустава после операции