Устройство для умножения матриц

(5 ц 4 С 06 Р ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР ПИСАН И О ЕНИЯ СВИДЕТЕЛЬСТВУ Н АВТОРСНО(56)У 647Ав9 122 088.8) е свидетельство С 06 Е 15/347,идетельство С С 06 Р 15/31, СССР1976.СР1986. свл ИСТВО ДЛЯ УМНОЖЕНИЯ МАТ(54 РИЦ (57 Изобретение относится к ьной технике и может бь ь ите О 429829 19,08, 07. 04, В.А.Гр ,Царев 681.32 Авторс 687, кл торско 6484,пользовано в специализированных вычислительных системах. Целью изобретения является повышение быстродействия. Устройство содержит операционные блоки 1, - 1 (М - размер-ность матрицы), блок 2 управления,элементы 3, 4 задержки, вход 5 режима работы, синхровход 6, вход начальной установки, информационныйвход 8 устройства, группы инФормационных входов 9,-9и выходов 10, -10 устройства. Поставленная цельдостигается за счет введенных элементов и рациональной организациивычислений. 3 ил.Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном масштабе времени.Цель изобретения - повышение быстродействия,На фиг. 1 представлена функциональная схема устройства на фиг.2 - функциональная схема операционного блока; на фиг.3 - функциональная схема блока управления.Устройство содержит операцион ные блоки 1 -1, где М " размерность матрицы, блок 2 управления, элементы 3 и 4 задержки, вход 5 режима работы устройства, синхровход 6 устройства, вход 7 начальной установки 20 устройства, информационный вход 8 устройства, группу информационных входов 9,-9устройства, группу информационных выходов 10-10 устройства, входы 11 управления дрие мом операндов, 12 управления порядком обработки операндов,13 синхронизации накапливающего сумматора, 14 установки в "0" регистра накапливающего сумматора, 15 синхронизации 30 регистра результата операционного блока, мультиплексор 16, группу регистров 17, мультиплексор 18, умно- житель 19, накапливающий сумматор 20, регистр 2 1 результата, элемент ИЛИ 22, элемент НЕ 23, элементы ИЛИ 24 и 25, элемент И 26, триггеры 27 и 28, счетчик 29.Устройство работает следующим образом. 40При включении питания сигнал "Сброс" с входа 7 устройства проходит через элементы ИЛИ 22, 24 и 25, сбрасывает счетчик 29, триггер 27 иустанавливает триггер 28. 45 При этом триггеры 27 и 28 включают мультиплексоры 16 и 18 таким образом, что информация, поступающая в операционный блок 1.К с входа 9.К проходит через мультиплексор 16 в группу регистров 17 и одновременно через мультиплексор 18 поступает на умножитель 19. При умножении вектора на матрицу на вход 5 устройства подается сигнал "Вектор", имеющий уровень логической единицы. В отличие от сигнала "Сброс", который по 1 н дается импульсом, сигнал Вектор подается потенциалом и присутствует на входе 5 в течение всего процесса векторно-матричных вычислений. Вектор Х поступает на вход 8 устройства поэлементно (в каждом такте по одному элементу). Матрица 1 подается в устройство по столбцам - в каждом такте работы устройства в Е-й операционный блок подается очередной элемент Е-й строки матрицы У.Каждый элемент вектора Х поступает на первые входы умножителей всех операционных блоков одновременно. На второй вход умножителя поступает соответствующий . элемент матрицы У. Произведение этих элементов подается на вход накапливающего сумматора 20 и складывается с его содержимым, Алгоритм работы устройства в режиме умножения вектора на матрицу может быть описан следующим образом.Элемент результирующего вектора с номером Р представляет собой скалярное произведение Р-й строки матрицы на исходный вектор, Р=О, М.Элемент 3 необходим для задержки сигнала синхронизации накапливающего сумматора на время, необходимое для умножения элементов вектора и матрицы. Через М тактов после начала работы устройства каждый элемент вектора Х перемножается и суммируется в Е-м операционном блоке с соответствующими элементами -й строки матрицы У, В накапливающем сумматоре к-го операционного блока оказывается Е-й элемент вычисляемого вектора произведения: в первом операционном блоке - первый элемент вычисляемого вектора, во втором - второй и т.д. В это время на первом выходе счетчика 29 появляется сигнал, который стробирует запись результата, находящегося к этому моменту времени в накапливающем сумматоре 20, в регистр 2 1 результата, Этот сигнал, пройдя через элемент 4 задержки, сбрасывает накапливающий сумматор в "О", подготовив его тем самым к вычислению элементов следующего вектора. Элемент 4 необходим для задержки сигнала сброса накапливающего сумматора на время, необходимое для записи результата в регистр 21. Таким образом, через М тактов после начала работы на выходе устройства появляется весь вычисляемый вектор, а начиная с (М+1)-го тактаначинается вычисление следующего векторно-матричного произведения.Кроме вычисления векторно-матричного произведения предлагаемого уст 5 ройства позволяет вычислять произведение матриц. В этом случае матрица Х подается на вход 8 устройства в следующей последовательности: за элементами первого столбца подаются элементы второго столбца, затем третьего и т.д. Матрица У подается в устройство так же, как и в предыдущем случае. Одновременно с прохождением через мультиплексор 18 на вход 15 умножителя 19 элементы матрицы У проходят через мультиплексор 16 на вход группы регистров 17 и записываются в регистры, Группа регистров 17 устроена таким образом, что эле мент, записываемый в нее на очередном такте, попадает на место элемента, записанного в предыдущем такте, а сам этот элемент сдвигается на одну позицию к выходу (запись мат рицы 7 в ОЗУ необходима потому, что каждый элемент этой матрицы участвует в вычислениях М раз).Таким образом, через М тактов после начала работы устройства вся матрица У записана в группу регистров 17. В это время в регистры 21 результата операционных блоков с первого по М-й записаны элементы первого столбца вычисляемой матрицы (как и в случае векторно-матричйого произведения), Сигнал, появившийся на пер вом выходе счетчика 29, кроме фиксации результата в регистре 2 1 и сброса накапливающего сумматора 20, уста навливает триггер 27 для переключения мультиплексора 18 в режим передачи на вход умножителя 19 информа ции из группы регистров 17. Одновременно через элемент И 26 этот сигнал сбрасывает триггер 28 для переключения мультиплексора 16 в режим перезаписи матрицы У с выхода группы регистров 17 на ее вход.Через М(М) тактов после на 50 ,чала работы устройства на втором выходе счетчика появляется сигнал, который, пройдя через элемент 23, запрещает прохождение сигнала с первого выхода счетчика через элемент И 26 на вход установки в "0", триггера 28 и, пройдя через элемент ИЛИ 24, устанавливает триггер 28 для ввода в группу регистров 17 через мультиплексор 16 новой матрицы У . В течение следующих М тактов в группу регистров вводится новая матрица, затем на первом выходе двоичного счетчика 29 появляется сигнал, который записывает в регистры 2 1 результата последний столбец вычисляемой матрицы, обнуляет накапливающие сумматоры 20 операционных блоков и переключает триггер 128 и мультиплексор 16 в режим перезаписи введенной матрицы У . Одновременно на третьем выходе счетчика 29 появляется сигнал, который через элемент 25 сбрасывает счетчик, и в дальнейшем весь процесс повторяется с новой.матрицей, Триггер 27 ис,пользуется только для вычисления первой после начала работы устройства матрицы и в дальнейшем не переключается. Сигнал Вектор" на входе 5 устройства при перемножении матриц должен отсутствовать.В описанном случае результирующая матрица 2 вычисляется по столбцам. Если матрицу 2 необходимо вычислять по строкам, то исходные матрицы Х и У необходимо подавать в устройство по строкам.Формула изобретенияУстройство для умножения матриц, содержащее блок управления и М операционных блоков, где М - размерность матрицы, причем операционный блок содержит умножитель, первый мультиплексор и регистр результата, отличающееся тем, что, с целью повышения быстродействия, в него введены два элемента задержки, а в операционный блок - второй мультиплексор, группа регистров и накапливающий сумматор, причем первый информационный вход блока подключен к первым информационным входам первого и второго мультиплексоров, выходы которых подключены соответственно к информационному входу первого регистра группы и к первому входу умножителя, второй вход и выход которого подключены соответственно к второму информационному входу блока и к информационному входу накапливающего сумматора, синхровход, вход установки результата в 0 и выход которогоподключены соответственно к входусинхронизации накапливающего суммаректор Л.Па 610/ Зак ираж 667 Подписью НТ СС осударственного комитета по изобретениям и открытиям при 113035, Москва, Ж, Раушская наб., д. 4/5 КИПИ зводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 тора блока, входу установки в "0"регистра накапливающего сумматораблока и к информационному входу регистра результата, выход которогоподключен к информационному выходублока, управляющие входы первого ивторого мультиплексоров подключенысоответственно к входам управленияприемом операндов и управления по- .,рядком обработки операндов блока,синхровход блока подключен к синхровходам регистров группы, выходР-го регистра группы подключен кннформаднонаоиу входу Р+1-го регистра группы, .(Р = 1, М - 1), выходМ-го регистра группы подключен квторым информационным входам первогои второго мультиплексоров, входсинхронизации регистра результатаблока подключен к синхровходу регистра результата, вход режима работыустройства подключен к входу заданиярежима блока управления, вход начальной установки устройства подключен к входу начальной установки блока управления, синхровход устройства подключен к синхровходу 1 с-го операционного блока, (Е = 1, М) и через первый элемент задержки - к синхровходу блока управления и входусинхронизации накапливающего сумматора 1-го операционного блока, К-йинформационный вход группы устройства подключен к первому информацион О ному входу 1 с-го операционного блока,информационный вход устройства подключен к второму информационномувходу -го операционного блока, выход которого подключен к Е-му ин формационному выходу группы устройства, первый и второй выходы блокауправления подключены соответственно к входам управления приемом операндов и управления порядком обра ботки операндов 1 с-го операционногоблока, третий выход блока управленияподключен к входу синхронизации регистра результата Е-го операционного блока и через второй элемент за держки - к входу установки в "0"регистра накапливающего сумматораЕ-го операционного блока.