Устройство сопряжения процессора и оперативной памяти

Номер патента: 1517031

Авторы: Волошин, Долголенко, Засыпкин

ZIP архив

Текст

(50 4 С ПИСАНИЕ ИЗОБРЕТЕНИЯ 604/24-243,880,89. БюлЗасыпкин голенк во СССРО, 1986. Лапе,ПРОЦЕССОк вычибыть ис ычисли СР 1,АР Золцсе ОИРУ Чтение й озу ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМПРИ ГКНТ СССР Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относитслительной технике и можетпользовано при построении тельных машин повышенной производительности. Целью изобретения являет повышение быстродействия устройства Устройство содержит регистр 1 микро команд, первый 2 и второй 3 дешифра торы, элемент И 4, первый 5 и второ 6 триггеры, с первого по четвертый элементы НЕ 7-10, третий триггер 11 с пятого по восьмой элементы НЕ 12- элемент И-ИПИ-НЕ 16, Устройство обе печивает повышенное быстродействие при работе процессора с оперативной памятью путем исключения холостых циклов чтения при выборке операндов безадресных команд, 1 ил, 1517031Изобретение относится к вычислительной технике и Может быть использовано при построении вычислительныхмашин повышенной производительности.Целью изобретения является повыше 5ние быстродействия устройства,На чертеже представлена блок-схема устройства.Устройство содержит регистр 1 микрокоманд, первый и второй дешифраторы2 и 3, элемент И 4, первый и второйтриггеры 5 и бс первого"по четвертый элементы НЕ 7-10, третий триггер11, с пятого ио восьмой элементы НЕ12-15 и элемент И-ИДИ-НЕ 16,Устройство работает в трех режимах: ыборки операнда адресной команды, запрета чтения операнда при выборке безадресной команды и запретачтения операнда при возникновениицикла регенерации ОЗУ в момент выборки безадресной команды,В режиме выборки операнда адресной команды в нулевой микрокомандеадресной команды по микроприказуРГЛЭ на выходе дешифратора 2 поляоперации возникает сигнал КЕАВ ОРдлительностью в микропрограммныйтакт, который, проходя через элементП 4, поступает на информационныйвход второго триггера 6, В моментынрсмепп Р и Р этого микропрограм 5много такта на основной процессорнойгине появляется код адресной команды,35поскольку в этом случае в одном изразрядов шины БВ 12-БВ 14 обязательноприсутствует логическая 1", которая,проходя через один из элементов НЕ 1315 и элемент И-ИЛИ-НЕ 16, вырабатываот сигнал Запрет высоким логическимуровне., который, поступая на единичный ход второго триггера 6, не препятствует занесению в него низкого логического уровня (находящегося на информационном входе) по перепаду изнизкого в высокий синхроимпульса,Следовательно, в следующем микропрограммном такте вырабатывается сигналАСЕАН (его перепад из низкого В Высокий формируется синхросигналом сбросаГА), который запускает цикл чтенияоперанда,В Режиме запрета чтения операндап,1 и выборке безадресной команды в нулевой микрокоманде микропрограммыбезадресной команды по микроприказуРЕАП на выходе дешифратора 2 поляоперации возникает сигнал КЕА 13 ОР длительностью в один микропрограммныйтакт, который, проходя через элементИ 4, поступает на информационный входвторого триггера 6. По микроприказуРТСН на выходе дешифратора 3 возникает сигнал НТСК ЯР длительностью водин микропрограммный такт, который,проходя через четвертый элемент НЕ 10,поступает на вход элемента И-ИЛИ-НЕ16 высоким логическим уровнем. В моменты времени Р и Р этого микропрограммного такта на основной процессорной шине появляется код безадресной команды. Так как в этом случае на всех разрядах шины БВ 12-ЯВ 14находятся логические 0, то, проходя через элементы НЕ 13-15, они вызывают на входах элемента И-ИЛИ-НЕ16 логическую "1", При этом на выходе этого элемента возникает сигнал"Запрет" низким логическим уровнем,который поступает на вход второготриггера 6 и вызывает появление наего нулевом выходе постоянного уровня логического 0 . Так как у триггера нулевой вход имеет приоритет выше,чем С-вход, то независимо от того,что на него приходит синхроимпульси на его информационном входе присутствует логический "0", состояниеего нулевого выхода не изменяется,исигнал БЕАР, инициализирующий циклчтения ОЗУ, не возникает,В режиме запрета чтения операндапри возникновении цикла регенерацииОЗУ в момент выборки безадресной команды для обеспечения сохранности информации в таком ОЗУ необходимо периодически проводить специальные циклы регенерации, при которых обращениек нему запрещено, так как можно получить неопределенную информацию, Поскольку ОЗУ и процессор работают вобщем случае асинхронно, то такойцикл может возникнуть при выполнениилюбой микрокоманды, в том числе и вмомент выполнения центральным процессором нулевой микрокоманды подпрограммы выборки безадресной команды.В этом режиме в начале микропрограммного такта вырабатывается сигналКЕАЭ ОР, который через элемент И 4проходит на информационный вход второго триггера 6, и формируется сигнал"Запрет". Этот сигнал поступает наединичный вход триггера 6 и запрещает выработку сигнала КЕАП, кроме того, он приходит на информационный151031 вход третьего триггера 11, и логии ический 0 заносится на его единичныйвыход по приходу сигнала "Приостанов"(РК 2 ГР), который вырабатывает центч5ральныи процессор в случае возникновения цикла регенерации, С единичноговыхода третьего триггера логическийи0 инвертируется на пятом элементеНЕ, и логическая "1",поступая на вход 10элемента И-ИЛИ-НЕ 16, вызывает на еговыходе (сигнал "Запрет ) низкий логический уровень на все время регенерационного цикла несмотря на то, чтосостояние всей информационной шины 5Я, в том числе и разрядов ЯВ 12-ИВ 4,неопределенно, Следовательно, синхроимпульс СР 12, появляющийся в микропрограммном такте с адресом 1, невызывает появления сигнала чтения 20ОЗУ КЕАП, Единичный выход триггера11 установится в логическую "1" после того, как сигнал РТСН БР пойдетвысоким логическим уровнем в микрокоманде с адресом 1 и, пройдя через 25четвертый элемент НЕ 10 низким логическим уровнем, придет на его нулевой вход и на вход элемента И-ИЛИ-НЕ16 и снимет сигнал запрета,с информационными входами первого,второго дешифраторов, первый, второйвыходы первого дешифратора соединенысоответственно с информационным входом первого триггера и с первым входом элемента И, второй вход и выходкоторого соединены соответственно спервым выходом второго дешифратораи с информационным входом второготриггера, нулевые выходы первого,второго триггеров соединены соответственно с входами первого, второгоэлементов НЕ, выходы первого, второго элементов НЕ являются выходамиустройства для подключения соответственно входов записи и чтения оперативной памяти, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия устройства, в неговведены с третьего по восьмой элементы НЕ, третий триггер и элементИ-ИЛИ-НЕ, причем вход синхронизации третьего триггера через третийэлемент НЕ соединен с входом устройства для подключения выхода приостанова процессора, второй выход второго дешифратора через четвертыйэлемент НЕ соединен с единичным входом третьего триггера и с первым входом элемента И-ИЛИ-НЕ, второй входкоторого через пятый элемент НЕ соединен с единичным выходом третьеготриггера, входы шестого, седьмоговосьмого элементов НЕ являются входами устройства для подключения группыинформационных выходов процессора,выходы шестого, седьмого и восьмогоэлементов НЕ соединены с третьим,четвертым, пятым входами элементаИ-ИЛИ-НЕ, шестой вход которого является входом устройства для подключениявыхода сброса процессора, выход элемента И-ИЛИ-НЕ соединен с единичнымивходами первого, второго триггеров ис информационным входом третьеготриггера,30Формула изобретения Устройство сопряжения процессора и оперативной памяти, содержащее регистр микрокоманд, элемент И, первый, второй дешифраторы, первый, второй триггеры и первый, второй элементы НЕ, причем информационный вход регистра микрокоманд является входом устройства для подключения командного 40 выхода процессора, вход синхронизации регистра микрокоманд и входы синхронизации первого, второго триггеров являются входом устройства для подключения выхода синхронизации процес сора, первый, второй выходы регистра микрокоманд соединены соответственнос Составитель С, БурухинРедактор О, Юрковецкая Техред Л,Олийнык Корректор НКороль Заказ 6391/51 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101

Смотреть

Заявка

4387604, 02.03.1988

ПРЕДПРИЯТИЕ ПЯ А-3361

ЗАСЫПКИН АНАТОЛИЙ ГРИГОРЬЕВИЧ, ДОЛГОЛЕНКО АЛЕКСАНДР НИКОЛАЕВИЧ, ВОЛОШИН ВЛАДИМИР АНАТОЛЬЕВИЧ

МПК / Метки

МПК: G06F 13/00

Метки: оперативной, памяти, процессора, сопряжения

Опубликовано: 23.10.1989

Код ссылки

<a href="https://patents.su/3-1517031-ustrojjstvo-sopryazheniya-processora-i-operativnojj-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство сопряжения процессора и оперативной памяти</a>

Похожие патенты