Устройство для приема многопозиционных сложных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 6778 б 114 Н 04 1. 27 ПИСАНИЕ ИЗОБРЕТЕНИВТОРСКОМУ СВИДЕТЕЛЬСТВУ РИЕМА МНЖНЫХ СИГН) УСТРОЙСТВО ДЛЯ ПОЗИЦИОННЫХ СЛО ЛОВ(57) Изобретение относитс Цель изобретения - пов приема путем обеспечени Устройство содержит поро я к электросвязи. ышение качества я его контроля. овый блок 1, реГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССР853819, кл. Н 04 1. 27/28, 1979,гистр 2 сдвига, эл-ты 3 равнозначности, коммутатоо 4, сумматор 5, инвертор 6, блок памяти 7, компаратор 8, буферный регистр 9, инвертор 10, счетчик 11, г-р 12 тактовых импульсов, делитель 13, регистр 14 информации и блок оценки 15, состоящий из инвертора 16, сумматора 17, регистра 18 ошибки, дешифратора 19, эл-тов ИЛИ 20, 25, 28 и 31, эл-тов И 21, 22 и 30, счетчика-делителя 23, делителя 24, суммирующего счетчика 26, блоков сравнения 27 и 29 и регистра 32 оценки. Цель достигается введением блока оценки 15, который преобразует коды совпадений в коды несовпадений, обрабатывает их соответствующим образом и формирует сигналы вероятностной оценки качества приема дискретной информации. 1 ил,10 15 20 25 30 35 40 45 50 1 М 41И/4 - 1+1к:1 сью информацион по сигналу деИзобретение относится к электросвязи, может использоваться в системах передачи дискретных данных и является усовершенствованием изобретения по авт. св.853819.Цель изобретения - повышение качества приема путем обеспечения его контроля.На чертеже изображена структурная электрическая схема предлагаемого устройства.Устройство содержит пороговый блок 1, регистр 2 сдвига, элементы 3 равнозначности, коммутатор 4, сумматор 5, инвертор 6, блок 7 памяти, компаратор 8, буферный регистр 9, инвертор 10, счетчик 11, генератор 12 тактовых импульсов, делитель 13, регистр 14 информации, блок 15 оценки, состоящий из инвертора 16, сумматора 17, регистра 18 ошибки, дешифратора 19, первого элемента ИЛИ 20, третьего элемента И 21, первого элемента И 22, счетчика- делителя 23, делителя 24, второго элемента ИЛИ 25, суммирующего счетчика 26, первого блока 27 сравнения, третьего элемента ИЛИ 28, второго блока 29 сравнения, второго элемента И 30, четвертого элемента ИЛИ 31 и регистра 32 оценки.Устройство работает следующим образом.Входной сигнал, несущий информацию, представляет собой многопозиционный биортогональный код длиной М, который при приеме декодируется с исправлением ошибок.За период следования символов входного биортогонального кода с помощью порогового блока 1, регистра 2 сдвига, элементов 3 равнозначности, коммутатора 4 и сумматора 5 происходит сравнение принятого сигнала с каждым из опорных кодов, число совпадений между которыми в параллельном двоичном коде формируется на выходе сумматора 5. Выбор одного из опорных кодов, соответствующего максимуму функции взаимной корреляции с принятым сигналом, осуществляется инвертором 6, блоком 7 памяти и компаратором 8, выходным сигналом которого производится запись двоичного кода числа совпадений в блок 7 памяти, а также соответствующего информационного кода, поступающего со счетчика 11 через инвертор 10 в буферный регистр 9,После окончания М тактов в буферном регистре 9 записан код, соответствующий максимуму взаимной корреляционной функции принятого сигнала и одного из опорных кодов. Эта комбинация считывается в регистр 14 информации сигналом, поступающим с делителя 13. В течение следующего цикла работы устройства, который длится время 1= - Я 1 о, где 1 О - период тактовой частоты регистра 2 сдвига, информация с выхода регистра 14 поступает абоненту.Одновременно с запиного кода в регистр 1 лителя 13 соответствующий двоичный параллельный код числа совпадений из блока 7 памяти поступает на входы блока 15. Блок 15 преобразует коды совпадений, поступающие с выходов блока 7, в коды несовпадения, обрабатывает их соответствующим образом и формирует сигналы вероятностной оценки качества приема дискретной информации. На входы инвертора 16, являющиеся входами блока 15, поступают коды совпадения А, Сумматор 17 является М-разрядным сумматором, на одни входы которого с выходов инвертора 16 поступает первое слагаемое - проинвертированный код совпадения А, а на других дополнительных входах предварительно устанавливают М младших разрядов кода числа 1 Ч+1, где Х - разрядность принимаемого кода; М - минимальное количество разрядов, необходимое для представления числа Я.Таким образом, на выходе сумматора 17 формируется М-разрядный код несовпадения К К=И - А,который по сигналу с выхода делителя 13 записывается в регистр 18.Качество приема многопозиционных сложных сигналов характеризуется величиной частоты ошибок в принимаемой информации Яош = -- рйрВТ(1)где по - количество ошибочно принятых информационных символов;В - скорость передачи информации; Т - длительностьцикла оценки.Следовательно для выделения узлом оценки заданных градаций качества 1 Чош, Хош, причем 1 ош ( Хош в соответствии с (1), необходимо фиксировать соответствующие п, поо Величина по при приеме многопозиционных сложных сигналов определяется количеством происшедших при приеме ошибочных декодирований. Учитывая, что вероятность ошибочного декодирования 1 Е,(2)где К=1 Х/4; 1=1, М/4 - 1;Я - количество разрешенных комбинаций, то, задавшись определенным значением), исходя из возможносТи получения оценки за приемлемый по длительности цикл оценки, можно оценить количество несовпадений Хф, для которого ошибочное декодирование произойдет с наперед заданной ве. роятностью Я.д(1 - С)(3) Составитель Н. ЛазареваРедактор Н. Тупица Техред И. Верес Корректор М. ШарошиЗаказ 215/56 Тираж 627 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж - 35, Раушская наб., д. 415Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101 Кроме того, ошибочные декодирования происходят при Й=М с Я=1.Дешифратор 19 осуществляет выбор кодов несовпадения для выбранного интервала значения 0=1Х/4 и Я=И. Выводы дешифратора 19, соответствующие кодам несовпадения К=1 Х/4, соединены с входами элемента ИЛИ 20, выход дешифратора, соответствующий К=И, соединен с входом элемента И 21. По сигналу с делителя 13 с выхода элемента И 22 сигналы поступают на вход счетчика-делителя 23, коэффициент которого К=Уф. На другой вход счетчика-делителя 23 поступают сигналы окончания цикла оценки с выхода делителя 24, устанавливающие счетчик-делитель 23 в нулевое состояние. Сигналы окончания цикла оценки формируются делителем 24 путем деления входных сигналов, формируемых делителем 13, на заданный коэффициент деления, соответствующий длительности цикла оценки. Суммирующий счетчик 26 подсчитывает за цикл оценки количество 6 сигналов, формируемых счетчиком-делителем и элементом И 21, причем О - количество ошибочных декодирований за цикл оценки. В конце цикла оценки суммирующий счетчик устанавливается в нулевое состояние сигналом с выхода дополнительного делителя. Так как при одном ошибочном декодировании происходит в среднем р ошибок в принимаемой информации, где р - среднее расстояние между информационными кодовыми комбинациями, то Учитывая (1) и (3), количество ошибочных декодирований, соответствующих за 4 а данным градациям качества Кош и Мош,Коды величин О и 6 ь предварительно рассчитанные в соответствии с (4), устанавливаются на дополнительных входах первого 27 и второго 29 блоков сравнения. На другие входы этих блоков подается код числа О с выходов суммирующего счетчика 26. Выходы (, = первого блока 27 сравнения соединены с входами элемента ИЛИ 28, выход ) первого блока 27 сравнения и выход ( второго бло 15 20 25 30 35 40 45 ка 29 сравнения соединены с входами элемента И 30, а выходы ) и = с входами элемента ИЛИ 31.Элемент ИЛИ 28 формирует сигналы, соответствующие оценке Мош(Хош. Элемент И 30 формирует сигналы, соответствующие оценке Мо Хо (Хош. Элемент ИЛИ 31 формирует сигналы, соответствующие оценкеаМош)йош, которые по сигналу окончания цикла оценки с выхода делителя 24 записываются в регистр 32 и поступают на выход блока 15,Устройство для приема многопозиционных сложных сигналов по авт. св. Юэ 853819, отличающееся тем, что, с целью повышения качества приема путем обеспечения контроля, введен блок оценки, состоящий из последовательно соединенных инвертора, сумматора, регистра ошибки, дешифратора и первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом счетчика-делителя выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом суммирующего счетчика, выходь которого соединены с входами первого и второго блоков сравнения, первый и второй выходы второго блока сравнения соединены с входами четвертого элемента ИЛИ, а гретий выход - с вторым входом второго элемента И, выходы третьего и четвертого элементов ИЛИ и второго элемента И соединены с соответствующими входами регистра оценки, выходы которого являются выходами блока оценки, соответствующий выход дешифратора соединен с первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, причем вход делителя блока оценки, соответствующий вход регистра ошибки, вторые входы первого и третьего элементов И являются входом блока оценки и соединены с выходом делителя, выход делителя блока оценки соединен с управляющим входом регистра оценки и вторыми входами суммирующего счетчика и счетчика-делителя, входы инвертора являются соответствующими входами блока оценки и соединены с выходами блока памяти, причем дополнительные входы сумматора, первого и второго блоков сравнения являются входами начальной установки.