Запоминающее устройство с самоконтролем

141 ких секций 1, каждая из которых содержит регистр 2 адреса с адресными входами 3, дешифраторы 4 и 5, входящие соответственно в первый б и второй 7 блоки памяти, регистр 8 слова с информационными входами 9 и выходами 10; элементы ИЛИ 11, сумматоры 12, 13 и 14 по модулю два, две группы элементов И 15, 16, два элемента НЕ 17, 18 и элемент И 19 с выходом ,20. Информация одновременно записыва 1835ется в блоки 6 и 7. Считанная информация проверяется на четность с помощью сумматоров 12-14, В зависимости от результата контроля в регистр 8 записывается информация из того блока 6 или 7 памяти, в котором нет сбоев нли отказов. При наличии сбоя или отказа в одних и тех же ячейках обоих блоков 6 и 7 памяти на выход20 выдается сигнал о недостоверности информации. 1,ил.Изобретение относится к вычислительной технике и может быть примене 3но при конструировании резервированных ОЗУ и ПЗУ.Цель изобретения - повышение на" дежности устройства.На чертеже изображена Функциональная схема предложенного устройства.Устройство может быть разделено на,несколько секций 1, каждая из ко торых содержит регистр 2 адреса .с адресными входами 3, первый 4 и второй 5 дешифраторы, входящие соответственно в первый б и второй 7 блоки памяти, регистр 8 слова с информаци онными входами 9 и выходами 10 элеЭ менты ИЛИ 11, первый 12, второй 13 и третий 14 сумматоры по модулю два, первую 15 и вторую 16 группы элементов И, первый 17 и второй 18 элемен ты НЕ и элемент И 19 с выходом 20.В качестве блоков 6 и 7 памяти могут быть применены либо блоки ОЗУ, либо блоки ПЗУ.Устройство работает следующим об- .25 разом.Информация одновременно записывается и считывается с обоих блоков 6 и 7. Один разряд всех ячеек обоих блоков 6 и 7 является контрольным и 30 в него записывается (или заранее заносится при программировании в случае выполнения блоков 6 и 7 ПЗУ) сумма по модулю два содержимого всех разрядов данной ячейки. При каждом чтении информация, считанная из каждого блока 6 и 7, проверяется на четность. В зависимости от результата проверки в регистр 8 записываетсясодержимое ячейки из первого б нли второго 7 блока памяти. Таким образом осуществляется исправление инФормации.Обращение к ячейкам накопителей б и 7,осуществляется по адресу, заданному в регистре 2 после дешифрации его на дешифраторах 4 и 5.При записи информация по входу 9 поступает на регистр 8, с которого передается на информационные входы )блоков 6 и 7 и на входы сумматора 12. Сумма по модулю два содержимого всех разрядов информации с выхода сумматора 12 поступает на контрольные входы блоков 6 и 7.При чтении информация с информа-, ционных и контрольного выходов блоков 6 и 7 поступает на входы соответственно сумматоров 13 и 14, а с информационных выходов блоков 6 и 7 - соответственно на входы элементов И 15 и 16, При правильной работе, например, блока б с выхода сумматора 13 на входы элементов И 15 поступает сигнал, разрешающий передачу информационного слова из блока 6 через элементы ИЛИ 1 1 в регистр 8. В противном случае с выхода сумматора 13 через элемент НЕ 17 на входы элементов И 16 поступает сигнал, разрешающий передачу информационного слова из блока 7 в регистр 8.Таким образом, при каждом обращении к устройству при наличии сбоя или отказа конкретной ячейки блока 6 на выход.10 устройства информация поступает с аналогичной ячейки блока 7, При этом при наличии сбоя или от11835 Формула изобретения Запоминающее устройство с самоконтролем, содержащее первый и второй блоки памяти, регистр слова, первый сумматор по модулю два, элементы ИЛИ, элемент И и регистр адреса, выходы которого подключены к адресным входам первого и второго блоков памяти, информационные входы которых соединены с первым выходом Составитель Т.Зайцева Редактор С.Патрушева Техред И,Дидык Корректор О.КравцоваЗаказ 3661/49 Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 3 14каза блока 6 или блока 7 сигнал свыхода соответствующего из сумматоров 13 или 14 через элементы НЕ 17или 18 поступает соответственно напервый или второй вход элементаИ 19. При.одновременном сбое или отказе в обоих блоках 6 и 7 по одноименному адресу на выходе 20 появляется сигнал о недостоверности информации на выходах 10 устройства.При большой разрядности. напримерпри построениимногоразрядных ПЗУмикрокоманд на интегральных микросхемах, имеющих ограниченное количество разрядов, такие ЗУ секционированыи число секций 1 равно отношениюобщей разрядности ЗУ к разрядностиодной секции. В этом случае построение каждой секции 1 по предлагаемойсхеме позволяет резко повысить надежность ЗУ, так как в каждой секциипо каждому адресу возможно независимое переключение ячеек блоков 6 и 7,чем обеспечивается поэлементное резервирование ячеек ЗУ, содержащегокомплект блоков 6 и 7, и тем самымповышение надежности устройства, втом числе при построении ПЗУ,.регистра слова, разряды первого информационного входа которого подключены к выходам элементов ИЛИ, вторые 5информационный вход и выход регистра слова являются информационными входом и выходом устройства, о т - л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй и третий сумматоры по модулю два, первый и второй элементы НЕ, первая и вторая группы элементов И, выходы которых подключены соответственно к входам элементов ИЛИ, причем контрольные выходы первого и второго блоков памяти соединены соответственно с первыми входами второго и третьего сум-.маторов по модулю два, вторые входы которых подключены соответственно к информационным выходам первого и второго блоков памяти и первым входам элементов И соответственно первой и второй групп, выходы второго 25 сумматора по модулю два соединеныс вторыми входами элементов И первойФгруппы и входом первого элемента НЕ, выход которого подключен к вторым входам элементов И второй группы и первым входам элемента И, второй вход которого соединенс выходом второго элемента НЕ, вход которого подключен к выходу третьего сумматора по модулю два, контрольные входы первого и второго блоков памяти соединены с выходом первого сумматора по модулю два, входы которого подключены к одним из выходов регистра слова, выход элемента И являет ся Выходом сигнала недостоверностиинформации устройства.