Устройство сглаживания сигнала

/353 1 г 4 С Об ПИСАНИЕ ИЗОБРЕТЕНИЯ У СВИДЕ П:ЛЬСТВ О/24-2486 1) 2) 28.0315.06Ю.С.681.3 9 2(72) (53) (56) лока рис.А В 12 ке овы радио 73, с.75,Сов.радио,7.4. орск 848,свиде тель с твл. С 06 Р 15/ СССР3, 1984(54) УСТРОЙСТВ (57) Изобретен вычислительной применено для поляции линейн СИГНАЛК к облас СГЛАЖИВАЯ е относитс техники, м глаживания нарастающ жет быт и экстр го или ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ убывающего сигнала, Устроиство позволяет повысить точность работы в более широком диапазоне скорости изменения сигнала, поскольку в нем реализован алгоритм оптимальной линейнойфильтрации Калмана и по истеченииопределенного времени фильтрациивключается дапусковой контроль рассогласования между входным и выходным сигналами с помощью схемы 5 сравнения. В случае, когда рассогласование превышает установленный порог,производится обнуление интервала времени сглаживания в счетчике 9 временных интервалов и отсчет времени начинается снова от нуля. 1 ил,Изобретение относится к вычислительной технике и может быть применено в системах цифровой обработки сигналов для с.глаживания и экстраполяции линейно нарастающего или убываю 5щего сигнала,Целью изобретения является повышение точности.На чертеже представлена блок-схеОма устройства,Устройство сглаживания содержитблок вычитания 1, умножитель 2, сумматор 3, накапливающий сумматор 4,схемы 5 и 6 сравнения, датчики кодапорога 7 и 8, счетчик 9, блок памяти,сумматор 13, коммутаторы 14 и 15,регистр 1 б, триггер 17, элементыИ 18 и 19, элементы задержки 20-23,генератор одиночных импульсов 24,элемент ИЛИ 25, тактовый вход 26.Принцип действия устройства заключается в следующем. 25Перед началом работы формируетсясигнал генератора 24 одиночных импуль,сов, который устанавливает в нулевоесостояние накапливающий сумматор 4,триггер 17, а также через элемент25 ИЛИ - счетчик 9. Триггер 17 нулевым выходным сигналом запирает элеМент И 19 и устанавливает коммутаторы 14 и 15 в состояние пропусканиясигналов соответственно с информационного и синхронизирующего входов11 и 26. При этом первый после сигнала генератора 24 импульс с входа 26проходит через элемент 21 задержки ичерез коммутатор 15 на синхровход регистра 1 б и записывает в него сигнал,цальности, поступающий с информационного входа 11 через коммутатор 14 на .Информационный вход регистра 1 б, Свыхода элемента 21 задержки импульс45проходит также через элемент 20 за"держки и устанавливает в единичноесостояние триггер 17, выходной сигИал которого открывает при этом элеМент И 19 и переключает коммутаторы14 и 15 в состояние пропускания сигналов соответственно от сумматора 13и элемента 23 задержки.Все последующие импульсы с выходаэлемента 21,задержки проходят черезоткрытый элемент И 9 и элементы 22и 23 задержки на счетчик 9, на выходеКоторого при этом формируется двоичйый код п, пропорциональный интервалу времени измерения сигнала, который поступает на адресный вход блока памяти коэффициентов 1 О, на первом и втором выходах которого формируются при этом сигналы коэффициентов А и В в соответствии с выражениями2(2 о+ 3 )Аь,(и+ 2) (и+3)Синхроимпульсы с входа 26 поступают также через элемент 21 задержкии элемент И 19 на синхровход блока 1вычитания, через элемент 22 задержкина синхровход накапливающего сумматора 4 и через элемент 23 задержки икоммутатор 15 на синхровход регистра16,При этом в выходной регистр блока1 вычитания записывается сигнал разности между сигналом измеренным исигналом, записанным предшествующимсинхроимпульсом в регистр 16. Полученный сигнал разности с выхода блока 1 вычитания поступает на умножители 2 и 12, где умножается соответственно на сигналы А и В первогои второго выходов блока памяти коэффициентов 10, а сигнал произведения свыхода умножителя 12 поступает в на-капливающий сумматор 4 и записывается в него импульсом с элемента 22задержки.Сигнал с выхода умножителя 2 складывается в сумматоре 3 с сигналом регистра 16, записанным в него предшествующим синхроимпульсом, а сигнал свыхода сумматора 3 складывается ссигналом накапливающего сумматора 4в сумматоре 13 и через коммутатор 14поступает в регистр 16, куда записывается импульсом с элемента 23 задержки, прошедшим через коммутатор5.При многократном повторении изложенных операций в сумматоре 3 формируется код, соответствующий сглаженному значению г входного сигнала гл л лг= г+ А(г - гэ), на выходенакапливающего сумматора 4 формируется код, соответствующий скоростиг нарастания входного сигнала г,ф А14030Код счетчика 9 поступает также на схему 6 сравнения. После истечения определенного времени измерения,когда коэффициент В становится малым,В код, поступающий со счетчика 8, превышает порог, поступающий от датчика 8 на второй вход схемы 6 сравнения, на выходе которого при этом формируется сигнал, открывающий элемент И 18, При этом в случае возникновения на выходе блока вычитания 1 большого значения сигнала (невязки), поступающего на схему 5 сравнения и превышающего порог, поступающий на его вто рой вход от датчика 7, на выходе схемы 5 сравнения формируется сигнал, проходящий через открытый элемент И 18, элемент 25 ИЛИ и обнуляющий счетчик 9. При этом сигналы коэффи О циента А и В на выходах блока 10 вновь приобретают большие значенияли сигнал г быстро подстраивается под изменившийся входной сигнал г,25 45 формула изобретения Устройство сглаживания. сигнала, содержащее блок вычитания, первый коммутатор, регистр, первый сумматору 30 блок памяти коэффициентов и счетчик, причем выход счетчика соединен с адресным входом блока памяти коэффициентов, о т л и ч а ю щ е е с я тем, что с целью повышения точности, в него введены два умножителя, второй сумматор, накапливающий сумматор, второй коммутатор, четыре элемента задержки, триггер, два элемента И, две схемы сравнения, элемент ИЛИ и 4 О генератор одиночных импульсов, выход которого соединен с входами установки в "0" триггера и накапливающего сумматора и первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первой схемы сравнения, первый и второй входы которой соединены соответственно с входом задания первого порога 50 устройства и выходом счетчика, вход установки в "0" которого соединен с выходом элемента ИЛИ, второй вход первого элемента И соединен с выходом второй схемы сравнения, первый и вто.рой входы которой соединены соответ 7 Зстненно с нходом задания второго порога устройства и выходом блока вычитания, вход уменьшаемого которогосоединен с информационным входом устройства и первым информационным входом первого коммутатора, выход которого соединен с информационным входомрегистра, выход которого соединен свыходом устройства, входом первогослагаемого первого сумматора и входомнычитаемого блока вычитания, выходкоторого соединен с входом первогосомножителя первого умножителя, выходкоторого соединен с входом второгослагаемого первого сумматора, выходкоторого соединен с входом первогослагаемого второго сумматора, входвторого слагаемого и выход которогосоединены соответственно с выходом накапливающего сумматора и вторым информационным входом первого коммутатора, управляющий вход которого соединен с выходом триггера и управляющим входом второго коммутатора, первый информационный вход которого соединен с выходом первого элемента задержки и входом второго элемента задержки, выход которого соединен с входом установки в "1" триггера, выходкоторого соединен с первым входомвторого элемента И, второй вход ивыход которого соединены соответстненно с выходом первого элемента задержки и входом третьего элементазадержки, выход которого соединен свходом синхронизации накапливающегосумматора и входом четвертого элемента задержки, выход которого соединенсо счетным входом счетчика и вторыминформационным входом второго коммутатора, выход которого соединен свходом синхронизации регистра, выходы первого и второго коэффициентовблока памяти соединены соответствен"но с входом второго сомножителя первого умножителя и входом первого сомножителя второго умножителя, входвторого сомножителя и выход которогосоединены соответственно с выходомблока вычитания и информационнымвходом накапливающего сумматора, входпервого элемента задержки соединенс тактовым входом устройства, выходвторого элемента И соединен с нходомсинхронизации блока вычитания.