Устройство для сопряжения процессора с многоблочной памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 51)4 С 06 Г 13 ЯСАР, го ПИСАН БРЕТЕН ЕЛЬСТВ СКОМУ СВИД стем микс ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпо делГ м изоБРетений и ОткРытий(71) Киевский институт автоматики им.ХХЧ съезда КПСС(56) Авторское свидетельство СССР В 643878, кл, С 06 Р 13/00, 1979.Авторское свидетельство СССР В 951315, кл. С 06 Г 12/08, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПАМЯТЬЮ (57) Изобретение относится к вычисл тельной технике и может быть исполь 801 90613 зовано при построении цифровых сиобработки данных на базе мини- ироЭВМ. Целью изобретения являетсяупрощение устройства. Устройство содержит коммутатор 5, второй дешифратор 6 адреса, первый, второй элементы И7, 8, первый элемент ИЛИ 9, третий, четвертый элементы И 1 О, 11, первый дешифратор 12 адреса, дешифратор 13 йомерблоков, триггер 14, первый, второйблоки приемопередатчиков 15, 16,второй элемент ИЛИ 17, пятый элементИ 18. Устройство осуществляет обменинформации процессора с памятью сорганизацией адресации. 1 ил.Изобретение относится к областивычислительной техники и может бытьиспользовано при построении цифровыхсистем обработки данных на базе мини 5и микроЭВМ,Цель изобретения " упрощение устройства,На чертеже представлена блок-схемаустройства, 10Устройство имеет входы 1 и 2 дляподключения выходов младших и старшихразрядов адреса процессора соответ"ственно, вход-выход 3 устройства дляподключения входа-выхода данных про" 15цессора, блок 4 памяти.Устройство содержит коммутатор 5,второй дешифратор 6 адреса, первый 7и второй 8 элементы И, первый элементИЛИ 9, третий 10 и четвертый 11 элементы И, первый дешифратор 12 адреса,дешифратор 13 номера блока, триггер14, первый 15 и второй 16 блоки приемопередатчиков, второй элемент ИЛИ17, пятый элемент И 18. 25Устройство работает следующимобразом.Адресные сигналы А - А поступают непосредственно в блок 4 памятикоммутатор 5 коммутирует вход 2, ЗОкуда поступают сигналы А + - Ац,определяющие адрес страницы на выходпри отсутствии сигнала с выхода тре-тьего элемента И 10, а при наличииэтого сигнала коммутируется группа35сигналов Д -Д, поступающая навход второго коммутатора. СигналыД "Дтакже опредепяют адрес страИ с ницыА,1-А,1 = Д; - ДПри совпадении сигнала на выходе коммутатора 5 с адресом, заданным во втором дешифраторе 6 адреса, формиру 45 ется сигнал на выходе дешифратора 6.Управляющие сигналы ЧТН и ЗАПопределяющие функцик обращения к блоку 4 памяти, управляют работой второго блока приемопередатчиков 16 и формируют управляющий сигнал ОТВ с вы хода элемента ИЛИ 17, сигнализирук- щий процессору, что операция чтения или записи завершена, формируются соответственно первым 7 и вторым 8 элементами И, 55Сигналы ЧТН и ЗАП формируются изусловия ЧТН = ЧТН АЭ 1СиЗП;ЗАЛ = ЗАП АЭ 1 СиЗПСигналы ЧТН и ЗАП формируются процессором при тактах чтения или записи соответственно.Сигнал СиЗП формируется следующим образом.С адресной шины процессора на первый дешифратор 12 адреса поступает адрес выбранного устройства и при совпадении с заданным адресом первый дешифратор 12 адреса формирует сигнал АЭ 2. АЭ 2 разрешает работу первого блока 15 приемопередатчиков и совместно с сигналом ВД 4 формирует сиг-, нал с выхода третьего элемента И 10. Часть данных Д 16-Д , определяющих3адрес блока 4 памяти, через первый блок 15 приемопередатчиков поступает на второй вход коммутатора 5, а вторая группа данных Д;,-Д; - на вход дешифратора 13. Группа данных Д -Д определяет номер блока па-1мяти, которому разрешена работа. Если номер блока данных совпадает с заданным на дешифраторе 13, вырабатывается сигнал СиЗП, который поступает на информационный вход триггера 14. На синхровход триггера 14 поступает сигнал УПР, который формируется четвертым элементом И 11, сигналом с выхода третьего элемента И 10 и АЭ 1, На "выходе триггера 14 формируется сигнал СиЗП , который разрешает или запрещает работу данного блока 4 памяти, Сигнал СиЗП вместе с сигналом УПР через пятый элемент И 18 и второй элемент ИЛИ 1 формирует сигнал ОТВ.Формула изобретенияУстройство для сопряжения процессора с многоблочной памятью, содержащее первый блок приемопередатчиков, дешифратор номера блока, первый дешифратор адреса, триггер, причем информационный вход первого блока приемо- передатчиков является входом устройства для подключения входа-выхода данных процессора, о т л и ч а ющ е е с я тем, что, .с целью упрощения устройства, оно содержит второй дешифратор адреса, второй блок прие" мопередатчиков, коммутатор, с первого по пятый элементы И и первый, второй1390613 Составитель С. ьурухин Техред И.Верес Корректор М Демчик Редактор Е. Папп Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж Раушская наб.д, 4/5 Заказ 1767/46 Производственно-полиграФическое предприятие, г. Ужгород, ул, Проектная, 4 элементы ИЛИ, причем входы устройства для подключения выходов чтения,записи и выбора страницы процессорасоединены с первыми входами соответственно первого, второго, третьегоэлементов И, вход первого дешифрато"ра адреса является входом устройствадля подключения выхода младших разря;,дов адреса процессора и адресноговхода блока памяти, выход первогодешифратора адреса соединен с вторымвходом третьего элемента И и с управляющим входом первого блока приемопередатчиков, первый, второй выходыкоторого соединены соответственно спервым информационным входом коммутатора и с входом дешифратора номераблока, выход которого соединен синформационным входом триггера, входсинхронизации которого соединен свыходом четвертого элемента И и спервым входом пятого элемента И, второй вход которого соединен с выходомтриггера и с вторыми входами первого, 25второго элементов И, третьи входыкоторых соединены с выходом второгодешифратора адреса и с первым входомчетвертого элемента И, второй входкоторого соединен с выходом третьегоэлемента И и с управляющим входомкоммутатора, второи информационный вход и выход которого соединены соответственно с входом устройства для подключения выхода старших разрядов адреса процессора и с входом второго дешифратора адреса, вход-выход устройства для подключения входа-выхода данных процессора соединен с первым. входом-выходом второго блока приемо-. передатчиков, второй вход-выход кото-: рого ооединен с входом-выходом уст" ройства для подключения входа-выхода данных блока памяти, выход первого элемента И соединен с первым входом первого элемента ИЛИ, с первым управляющим входом второго блока приемопередатчиков и с выходом устройства для подключения к входу чтения блока памяти, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, с вторым управФ лякнцим входом второго блока приемо- передатчиков и с выходом устройства для подключения к входу записи блока памяти, выход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходбм пятого элемента И и с выходом устройства для подключения к входу готовности процессора.