Устройство для обнаружения ошибок

,ЯО 04 Н ОЗМ 13/ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ИСА ЗОБРЕТЕН ЕЛЬСТ(54) УСТРОЙСТВО ОБНАРУЖЕНИЯ ОШИБОК (57) Изобретение ике связи и может о аппаратуре контропередаваемой инфо и каче ст вак ан ала и/02,относится к техн быть использован ля достоверности рмации и проверк ередачи, работаюАВТОРСКОМУ СВ щего в кодах вида 1 В, 2 В, такихкак СМ 1, ПМ 1, ВТР. Целью изобретенияявляется повышение быстродействияи упрощение структуры устройства обнаружения ошибок. Устройство содержит первый и второй блоки 1 и 2 задержки, накопитель 3, первый - тре-тий детекторы 4-6, коммутатор 7, формирователь 8, информационный 9, тактовый О и управляющий 11 входы,выход 12. Введение блоков задержки итретьего детектора позволяет упростить структурнуюбыстродействие устройства обнаруженияошибок без ухудгения характеристикдостовености передаваемой информации.ил., 2 табл.Изобретение относится к техникесвязи и может быть использовано в 35 аппаратуре контроля достоверности передаваемой информации и проверки качества канала передачи без перерыва сеанса связи для однополярных сигналов в кодах СМ 1, РМ 1, В 1 Р и т.п передаваемых по волоконно-оптическим, проводным или радиокана О лам связи.Целью изобретения является повышение быстродействия устройства и уменьшение его структурной сложности. 15На чертеже приведена структурная схема устройства обнаружения ошибок.Устройство содержит первый и второй блоки 1 и 2 задержки, накопитель 3, первый 4, второй 5, третий 20 6 детекторы, коммутатор 7, формирователь 8, информационный 9, тактовый 1 О и управляющие 11 входы уст - ройства, выход 12 устройства.Детектор 4 определяет нарушение нижнего предела- текущей цифровой суммы. Детекторы 5 и 6 определяют нарушение верхних пределов текущей цифровой суммы,которые для кода СМ 1 равны 3, а для кодов РМ 1 и ВХР - 2.Детекторы 4-6 могут быть выполнены на элементах И.Устройство работает следующим образомм.Информационный сигнал в коде СМ 1, РМ 1 или В 1 Р поступает на вход 9 устройства обнаружения ошибок и с него на вход блока 2 задержки, на другой вход которого подается сигнал 40 удвоенной тактовой частоты с входа 10 устройства. Блоком 2 задержки осуществляется запоминание и хранение информации на время Т = 1/2 Р,. и, кроме того, разветвление на пря мой и инверсный выходы. Аналогичную операцию задержки и хранения в течение времени Т реализует первый блок 1 задержки, на второй и третий входы которого поступает двухраз- БО рядное двоичное значение текущей цифровой суммы с выходов накопителя 3.С первого и второго выходов первого блока 1 задержки снимаются соответственно прямое и инверсное значения первого разряда текущей цифровой суммы, а с третьего и четвертого выходов - прямое и инверсное значения второго разряда.Прямое и инверсное значения двух- разрядной текущей цифровой суммы и обрабатызаемого сигнала поступают на входы накопителя 3 первого детектора 4, второго детектора 5 и третьего детектора 6, каждый из которых выполняет обработку входной информации по алгоритму, определяемому внутренней структурой каждого блока.Накопитель 3 реализует переключа - тельные функции: а = аЬс+аЬс + аЬс+аЬс; Ь, = аЬс+аЬс + аЬс+аЬс,для младшего а и старшего Ь, двоичных разрядов текущей цифровой суммы. Переключательные функции, определяющие алгоритм обработки для первого детектора 4, второго и третьего детекторов 5,6, имеют вид: Ее = аЬс; Е 2 = аЬс; Е= аЬс, в соответствии с табл. и табл.2,Таблица 1Бтек - Ео Ез СМ 1 О О О О 11 О 1 2 2 1 2 3 3 2 3 3 О О О О Из табл. видно, что при опросе нулевой посылки во входной последовательности СМ 1 величина суммы уменьшается на 1 по сравнению с Б за исключением случая Я= О, когда сумма тоже становится равной нулю и на выходе детектора 4 фиксируется нарушение нижнего предела, а при наличии единичной посылки во входном сигнале. величина суммы увеличивается на 1 по сравнению с Яза исклю- ЧЕНИЕМ СЛУЧаЯ Б ек 3 р ПРИ ЭТОМ3,. а на выходе третьего детектора 6 фиксируется нарушение верхнего предела. С выхода коммутатора 7 фиксируемые нарушения поступают на выход формирователя 8.1363483 3 Для работы с кодами РМ 1 и В 1 Р накопитель 3, детекторы 4 и 5 должны работать по алгоритму, приведенному в табл.2. Таблица 2 РМ 1, В 1 Р Б- Ео Ег 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Верхний предел текущей цифровой суммы для кода СМ 1 равен в условных величинах числу три, а для кодов ЭМ 1 и В 1 Р числу два, что вызывает необходимость в коммутаторе 7, для выбора детекторов 5 и 6 в зависимости от вида коца по сигналу управления с управляющего входа 11 устройства обнаружения ошибок,Формирователь 8 предназначен для объединения потоков ошибок по нарушению нижнего и верхнего предела цифровой суммы в общий поток, поступающий на выход устройства обнаружения ошибок. Составитель О.ТюринаРедактор Т,Лазоренко Техред Л,Сердюкова Корректор,С.Шекмар Заказ 6380/54 Тираж 900 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Детектор 4 является общим для всех трех кодов СМ 1, 0 М 1 и В 1 Р, поскольку нижний предел текущей цифровой суммы Е для всех трех кодов равен нулю и йарушение этого предела сигнализирует о наличии ошибочных символов в обрабатываемой информации. Формула изобретенияУстройство обнаружения ошибок, содержащее накопитель, первы, детектор,выход которого подключен к первомувходу формирователя, выход ко-.срогоявляется выходом устройства, торойдетектор, коммутатор, первый входкоторого является управляющим входом 10 устройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия и уменьшения структурной:.ложности, в него введены третий детектор и блоки эацержки, первые гхлдн первого и второго блоков задержкиобъединены и являются тактовым водомустройства, второй в;ад второго блока задержки является информационнымвходом устройства, первый выход пер вого блока задержки подключ н к первым входам накопителя, второго итретьего детекторов, второй выход первого блока задержки соединен с вторым входом накопителя и первым входом первого детектора, третий выход соединен с третьим входом накопителя и вторым входом третьего детектора, четвертый выход соединен счетвертым входом накопителя и вторы ми входами первого и второго детекторов, первый выход второго блока задержки подключен к пятому входу накопителя и третьим входам второго итретьего детекторов, второй выход 35 второго блока задержки подключен ктретьему входу первого детектора ишестому входу накопителя, первый ивторой выходы которого подключены соответственно к второму и третьему 40 входам первого блока задержки, выхо -ды второго и третьего детекторов подключены соответственно к второму и третьему входам коммутатора, выход которого соединен с вторым входом45 формирователя,