Резервированное запоминающее устройство

,Клепика 8) льство СССР 29/00, 1982 ство СССР 29/00, 1985 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(57) Изобретение относится к област вычислительной техники и может быть использовано прн построении памятибыстродействуюцих вычислительныхсистем повышенной надежности при наличии ограничений на энергопотребление. Цель изобретения - повышениенадежности устройства. Устройствосодержит ключи 1 электропитания,основные 2 и резервные 3 блоки памяти,блоки 4 и 6 сумматоров по модулюдва, блоки 5 сравнения, элемент ИЛИ7, коммутаторы 8, триггер 9, элементы И 10 и дешифратор 11. 1 ил.Изобретение относится к вычислительной технике и может бьггь использовано при построении ггамяти вычислительных систем повышенной надежности при наличии ограничений наэнергопотребление.Цель изобретения - повышение надежности устройства,На чертеже приведена структурнаясхема резервированного запоминающего устройства (для трех основных итрех резервных блоков памяти).Устройство содержит первый 1, ивторой 1 ключи электропитания,первый 2, второй 2 и третий 2 э основные блоки памяти, первый Звторой 3 и третий Зэ резервные блокипамяти, первый 4 второй 4 и тре.тий 4блоки сумматоров по модулюдва, блоки 5, и 5сравнения,дополнительный блок 6 сумматоров помодулю два, элемент ИЛИ 7, коммутаторы 8- 8 з, триггер 9, элементыИ 10 и дешифратор 11 (цепи адреса,управления и импульсного питания непоказаны).В первом 3, и втором 3 резервных блоках содержится информация, равная поразрядной сумме по модулю два информации одноименных ячеек первого 2 и второго 2, второго 2, и третьего 2, основных блоков памяти соответственно. В третьем 3 з резервном блоке памяти содержится информация, равная поразрядной сумме по модулю два информации одноименных ячеек основных 2, - 2. блоков памяти еУстройство работает следующим образом.Обращение по адресу происходитодновременно ко всем блокам 2 и 3 памяти, При полностью исправном состоянии устройства ключи 1 и 1 находятся в разомкнутом состоянии, в результате чего резервные блоки 3, и 3 памяти обесточены, т.е, находятся в холодном резерве; Информация, считанная при одновременном о 6 ращении, из основных блоков 2, -: 2 з памяти через соответствующие коммутаторы 8 - 8 поступает на информационные выходы устройства. Одновременно информация, считанная из основных 2 2 и резервного 3 блоков памяти, поступает на соответствующие входы блока 6, с выходов которого, при отсутствии неисправностей в блоках памяти, снимается нулевая информация,которая поступает на входы элементаИЛИ 7, с вь;хода которого снимаетсясигнал исправности, который не переводит триггер 9 в другое устойчивоесостояние. При этом с выхода триггера 9 снимается управляюшьгй сигнал,удерживающий ключи 1, и 1 в прежнем (разомкнутом, состоянии и запре Р 116 щающий прохождение сигналов с выходов блоков 5и 5 и элемента ИЛИ 7через элементы И 10, - 10 на. входыдешифратора 11, Б результате с выходов дешифратэра 11 снимаются управляющие сигналы, удерживающие коммутаторы 8, - 8 в прежнем состоянии.11 ри наличии неисправности в одномиз блоков 2, -; 2 или 3., памяти,приводящей к ошибке любой кратности, 20 с выходов блока 6 на входы элементаИЛИ 7 поступает нулевая информация(в искаженных разрядах появляютсяединичные сигналы), в результатечего с выхода элемента ИЛИ 7 на входтриггера 9 поступаст сигнал неисправности. Сигнал неисгравности переводит триггер 9 в другое устойчивоесостояние и поступа.ет на вход третье.го элемента И 10,.Сигнал с выхода триггера 9 гоступает на входы элементов 1 О, - 10 ина управляющие входы ключей 1 1 ичто приводит к подаче питающего напряжения на гервый .1, и второй 3 ре зервные блоки памяти и задействованию в работу всех блоков памяти запоминающего устройства. 11 ри этом свыходов блоков 4 - 4 э на входы соответствующих коммутаторов 8, -8 зпоступает информация равная поразрядной сумме по модулю два информации первого резервного 3, и второгоосновного 2 , второго резервного 32и третьего основного 2 второгорезервного 3 и второго основного2 блоков памяти соответственно,Ланная информация совпадает при отсутствии в устройстве неисправности синформацией соотве "ствуищих основ 50 ных блоков памяти 2, -2 и следовательно, может быть использована какрезервная при гарировании неисправности одного из основных блоков2,-2 памяти.55Информация с. выходов блоков 4 ипоступает также на оцин из входов соответствующих блоков 5, и 5.Гезультаты "равнения информации с1354250 Составитель В.РудаковТехред А,Кравчук Корректор С. Шекмар Редактор Н.Тупица Заказ 5700/47 Тираж 588 ПодписноеВНИИПИ Государственного комитета СССРпо. делам изобретений и открытий13035, Москва, Ж-В 5, Раушская наб., д.4/5 Производственно-полиграфическое предприятие,. г.ужгород, ул,Проектная, 4 выходов блоков 5, и 5 , а также сиг- нал наличия в устройстве неисправности с выхода элемента ИЛИ 7 через открыть 1 е элементы И 1 О, - 10 поступают на входы дешифратора 11,С выходов дешифратора 1 снимаются сигналы управления коммутаторами 8, -8, которые обеспечивают прохождение на выходы запоминающего устройства истинной (восстановленной) информации. Формула изобретения Резервированное запоминающее устройство, содержащее основные и резервные блоки памяти, входы которых являются адресными входами и входами считывания устройства, блоки сумматоров по модулю два, входы одних из которых соединены с выходами одноименных резервных и последующих основных блоков памяти соответственно, входы другого блока сумматоров по модулю два соединены соответственно с выходами предыдущих основного и резервного блоков памяти, блоки сравнения, входы которых подключены к выходам соответствующих основных блоков памяти и блоков сумматоров по модулю два, ключи электропитания, выходы которых соединены с входами электропитания соответствующих резервных олоков памяти, элементИЛИ и триггер, вход которого подключен к выходу элемента ИЛИ, а выход . 5соединен с управляющим входом одного из ключей электропитания, о тл и ч а ю Ш е е с я тем, что, сцелью повышения надежности устройства, в него введены дополнительный 1 О блок сумматоров по модулю два, выходы которого подключены к входамэлемента ИЛИ, дешифратор, элементыИ и коммутаторы, выходы которых являются информационными выходами уст ройства, информационные входы коммутаторов соединены с выходами соответствующих основных блоков памяти иблоков сумматоров по модулю два, ауправляющие входы коммутаторов сое динены с соответствующими выходамидешифратора, входы которого подключены к выходам элементов И, первыевходы элементов И и управляющие входы других ключей электропитания сое динены с выходом триггера, вторыевходы одних из элементов И подключены к выходам соответствующих блоковсравнения, второй вход другого элемента И соединен с выходом элемента 30 ИЛИ, входы дополнительного сумматорапо модулю два подключены соответственно к выходам основных блоков памяти и одного из резервных блоковпамяти.