Параллельный асинхронный регистр

) 4 С 11 С 19/00 ПИСАНИЕ ИЗОБРЕТЕНИЯ ничес(Ленин ндрать ГОСУДАРСТВЕННЫИ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ Д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Ленинградский электротехкий институт им. В.И.Ульянова(56) Авторское свидетельство СССУ 583480, кл. С 11 С 19/00, 1977Авторское свидетельство СССРИф 1196953, кл, С 11 С 19/00, 198(54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИС(57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. Целью изобретения являетсупрощение регистра. Для достиженияэтой цели в состав регистра введеныэлемент ИЛИ-НЕ 15 и второй управляющий триггер 8. Это позволило упростить ячейки памяти 1-3 регистра ирегистр в целом. 1 ил,Изобретение относится к вычислительной технике и может быть использавано при построении асинхронных устройств приема и хранения информа-.ции.Цель изобретения - упрощение параллельного асинхронного регистра,На чертеже представлена схема регистра.Регистр содержит ячейки 1-3 памяти, каждая из которых состоит из первого 4 и второго 5 элементов И-ИЛИ-НЕ, элемента ИЛИ-НЕ б первый 7 и второй 8 управляющие триггеры, состоящие из элементов И-ИЛИ-НЕ 9 и 10 иьверторов 11 и 12 соответственно первый 13 и второй 14 инверторы, элемент ИЛИ-НЕ 15, управляющий вхоц 16 информацион 20 ные входы 17-19 и управляющий выход 20.Параллельный асинхронный регистр работает следующим образом.25Б начальном состоянии на управляющем входе 16 регистра имеется значение "О". При этом на выходе инвертора 13 имеется значение "1", а на выходе элемента 15 и элементов б ячеек 1-3 памяти значение "0", В результате на выходах обоих элементов 4 и 5 ячеек 1-3 памяти имеются значе 11 11ния 1 , на выходе злемен т а 9 управ -. ляюще го триггера 7 - значение " 0 " , а на выходе е г о ин в е р то р а1 - з н ач е ние 3 5 " 1 1 . Такое же значение и н а выходе и нв е р то р а 1 4 , ч то вызывает и оявл е иие значения " 0 " н а выходе элемента0 управляющего триггера 8 и зн аче ния1 н а выходе е го инв е р т о р а 1 2 , т , с . н а управляющем выходе 2 О регистра,После того, к ак информационные входы 1 7 - 1 9 ячеек 1 - 3 и амя ти по с тупают однофа з ные си г н алы, с с от в е т с тв ующи е значениям разрядов з аписыв аемого кода, н а управляющий вход 1 б р егис т ра подается з н ач е ни е " 1 " . При э том , если в ячейку памяти з аписыв ае т с я единицат . е , на е е и нфо рмацио нный вход поступает значение 111 о на выхоце ее элемента 4 устанавливается значение 0 , а на выходе ее элемента б сохраняется такое же значение. Если в ячейку памяти записывается нупь, т.е, на ее информацион ный вход поступает значение "О 1, то после того, как на выходе инверторв 13 появляется такое же значение, на выходе ее элемента б устанавливается значение 1, а ча выходе ее элемента .5 - значение "0",Таким образом, в результате записи информации в ячейки 1-3 памяти навыходе одного из элементов 4 или 5каждой из них появляется значение11 110 , что приводит к появлению значе 111ния 1 н а выходе элемента 9 управляюще го триггера 7 1 а затем з и а ч с ние" 0 " н а в ьгх оц е е г о и н в гр т о ра 1 1 , в р ез ул ь т ат е ч е го и а вых од е эг ем е и т а 1 5появляется значение1 " , Последнееделает яч ейки- 3 и амя ти н е чу в с т в ительными к и змее нию значений си г н а-.ловв н а их информационных входах ( о тс екает " ячейки 1 -3 и ам я ти о т инфо рмационных входов7 -9 ) и , к р оме т ог о , вызывает появление значения 11 Ои а выходе и нв е р т о р а4 , затем з н ачения 1 н а выходе элемента0 у и р ав -л яющег о тр г г е р а 8 и значения " 0и а выходе е г о ин в е р т ор а2 1 т , е .н а управляющем в ь 5 х оде0 регистра,ч т о свидетельствует о б окончаниипереходньгх процессов при записи кодав регистр и установки парафазиого кода иа соответству 5 сщих выходах ячеек1-3 памяти.После этого произвольным образоммогут изменяться сигналь иа информа". ционных входах 17- 19 ячеек 1-3 памяти с тем, чтобь; к моменту следу 5 вщей записи кода в регистр на этих входах были устав;.овлены значения соответствующие разряцам записываемого кода. Перед новой записью ,ода ре,истр должен быть возьрзщен в исходное состояние. Перевод регис 1 ра в исходное состояИе ос щзс 1 вл 51 ется ПОда". й 355 ачеиия "О" на его упраяп 5 ющий вход б, Это зызывае-:яоявле 5 ие з 5:ачения 1 на выходе инзертора .". зытем значения "0" на выходе эле;5 ента 15 и значенияна выходе иивертора 14,При этом, если в ячейку записана единица, тэ На ВЫХОДЕ ЕЕ ЭЛЕМЕта 4 уСтаяаВ 15 Ивается значение 1 , а на выходе ее элементов 5 и б сохраняются зьачения 11 и "0" соответственно. Есл; вячейку записа. нуль, го сычала навыходе ее эле.5 ента б уста: авливаетсязначен.1 е "0" а затем на вь 5 ходе эле 1 1мента 5 - з н ач г ни е 1 и т а к о е .ке з н азначение сохраняется н а вых од е эл емента 4 , После того, к а к значение " 1 " появляется н а выходах обоих э л ементов 4 и 5 к аждой и з ячеек 1 - 3 паЗО 35 Составитель А дерюгинТехРед Л Олиинык Корректо А Тяско Редактор Н. Тупица Заказ 5698/46 Тираж 588 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Рауц 1 ская наб д, 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 3 13542 мяти, на выходе элемента 9 управляющего триггера 7 появляется значение "0", а на выходе его инвертора 11 значение "1". Появление значения "1" на выходах инверторов 11 и 14 вызыва5 ет появление значения 0 на выходе элемента 10 управляющего триггера 8, а затем значения " 1" на выходе его инвертора 12, т.е, на управляющем выходе 20 регистра, что свидетельст О вует оо окончании переходных процессов при возврате регистра в исходное состояние и о его готовности к очередной записи кода. 15Формула изобретения Параллельный асинхронный регистр, содержащий п ячеек памяти, каждая из которых состоит из первого и второго элементов И-ИЛИ-НЕ, выходы которых соединены с первыми входами обеих групп И ее второго и первого элементов И-ИЛИ-НЕ и являются информационными выходами регистра, и элемента ИЛИ-НЕ, первый вход которогосоединен с вторым входом первойгруппы И ее первого элемента И-ИЛИ-НЕи является информационным входомячейки памяти, а выход - с вторымвходом первой группы И ее второгоэлемента И-ИЛИ-НЕ, два инвертора,вход первого из которых являетсяуправляющим входом регистра, и первый управляющий триггер, состоящийиз инвертора и элемента И-ИЛИ-НЕ,выход которого соединен с входоминвертора первого управляющего триггера, выход которого соединен с первыми входами п групп И элементаИ-ИЛИ-НЕ первого управляющего триггера, вторые и третьи входы которыхсоединены соответственно с выходамипервого и второго элементов И-ИЛИ-НЕячеек памяти и входами (п+1)-й группы И элемента И-ИЛИ-НЕ первого управляющего триггера, о т л и ч а ю щ и йс я тем, что, с целью упрощения регистра, он содержит элемент ИЛИ-НЕ,первый вход которого соединен с выходом инвертора первого управляющего триггера, второй вход - с выходомпервого инвертора регистра и вторымивходами элементов ИЛИ-НЕ всех егоячеек памяти,а выход - с входом второго инвертора регистра и вторыми входами вторых групп И первого и второго элементов И-ИЛИ-НЕ всех его ячеекпамяти, третьи входы первых групп Ипервых элементов И-ИЛИ-НЕ которыхсоединены с входом первого инверторарегистра, и второй управляющий триггер, состоящий из инвертораи элемента И-ИЛИ-НЕ, выход которого соединен,с входом инвертора второго управляющего триггера, выход которого является управляющим выходом регистра исоединен с первым входом первой группы И элемента И-ИЛИ-НЕ второго управляющего триггера, второй вход которой соединен с выходом второго инвертора регистра и первым входом второй группы И элемента И-ИПИ-НЕ второго управляющего триггера, второй входкоторой соединен с выходом инверторапервого управляющего триггера.