Арифметическое устройство для процессора быстрого преобразования фурье

(51) 4 б 06 Г 15/3 ГОСУД ПО ДЕ ф щ гд фФь; САНИЕ ИЗОБРЕТ В, Завьяло ство СССР /332, 1983.уфин С. В. БИС строго преобразо - Белорусский информапии. Ин, 1986.:3 ЕННЫЙ КОМИТЕТ СССРЗОБРЕТЕКИЙ И ОТКРЫТИЙ А ВТОРСКОМ,К СВИДЕТЕЛЬСТВУ 121) 4047786/24-24(72) С. А. Гамкрелидзеи А. В, Боровицкий153) 681.32 (088.8)156) Авторское свидетель1020833, кл. 6 06 Е 15Сержа нови ч Д. С., Фмикропроцессора для бывани я Фурье К 1815 ВФЗНИИ научно-техническойформационный листок154) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЪЕ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье. Цель изобретения - повышение быстродействия. Поставленная цель достигается за счет того, что устройство имеет блок синхронизации 1, регистры 2, 3, 4, 5, 6, сумматоры - вычитатели 7, 8, умножитель 9, мультиплексоры 1 О, 11, 12, вход 13 запуска устройства, входы 14, 15 операндов, информационный выход 16 устройства и соответствуюцие связи меж (у узлами устройства. 1 ил.О 5 20 Формула изобретенияИзобретение относится к автоматике и вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье (БПФ), в которых необходимо выполнять операцию видаС=А+ В;Й = (А - В).% (1) где С=С+1 С 2, А=а 1+)а 2, В=Ь+)Ь 2, 1 = 11+ 1 А - комплексные числа;Ф=ы 1+1 ы 2 - комплексный коэффициентФурье (фазовый множитель).Цель изобретения - повышение быстродействия,На чертеже приведена функциональная схема устройства.Устройство содержит блок 1 синхронизации, регистры 2 - 4; двухтактные регистры 5 и 6, комбинационные сумматоры-выключатели 7 и 8 параллельного типа, комбиннационный параллельный умножитель 9, двухканальные мультипексоры 10 и 11, трехканальный мультиплексор 12, вход 13 запуска устройства, входы 14 и 15 операндов, информационный выход 16.Устройство работает следующим образом.Блок 1 синхронизации вырабатывает синхросигнал С, сигналы выбора режима Мь М 2, Мз, М 4 и серию тактовых сигналов Ть Т 2, Тз, Т 4.Цикл работы состоит из четырех тактов, длительность которых равна периоду следования синхросигнала С. В первом такте по тактовому сигналу Т 1 и синхросигналу С производится запись информации со входов 14 и 15 в регистры 2 и 4 соответственно, В этом же такте при единичном значении сигнала Мз производится запись информации с входа 15 через мультиплексор 1 О в регистр 3. Одновременно произведение с выхода умно- жителя 9 через мультиплексор 12 поступает на выход устройства 16, а информация с первого ряда запоминающих элементов двухтактных регистров 5 и 6 поступает на второй ряд. Если сигнал Мз имеет нулевое значение, то информация с выхода умножителя 9 проходит через мультиплексор 10 и записывается в регистр 3.С выходов регистров 5 и 6 числа поступают на обработку в умножитель 9, а с выходов регистров 2 - 4 - на сумматоры-вычитатели 7 и 8, режим работы которых устанавливается сигналами М 1 и М 2 соответственно. При нулевом значении сигналов М и М 2 производится сложение чисел, при единичном значении - вычитание.Во втором такте по тактовому сигналу Т 2 и синхросигналу С производится запись информации с входа 15 в первый ряд запоминающих элементов двухтактного регистра 6, Выход мультиплексора 12 находится в это время в состоянии Отключено,В третьем такте по сигналу Тз информация с выхода сумматора-вычитателя 7 поступает через мультиплексор 12 на выход 16,25 30 35 40 45 50 55 В четвертом такте по тактовому сигналу Т 4 информация с выхода сумматора-вычитателя 8 через мультиплексор 12 поступает на выход 16. Одновременно при единичном значении сигнала М 4 информация с выхода сумматора-вычитателя 8 через мультиплексор 11 поступает на вход двухтактного регистра 5 и записывается в первый ряд запоминающих элементов по сигналам Т 4 и С, Если сигнал М 4 имеет нулевое значение, то в регистр 5 записывается информация, поступающая через мультиплексор 11 с входа 15. После этого цикл работы устройства повторяется. Режим работы устройства определяется вектором сигналов выбора режимов; М= =(Мь М 2, Мз, М 4, который устанавливается в блоке 1 синхронизации внешними сигналами управления, поступающими через вход3. На этот же вход подается внешний сигнал синхронизации. Арифметическое устройство для процессора быстрого преобразования Фурье, содержащее умножитель, первый и второй сумматоры-вычитатели и блок синхронизации, первый и второй выходы которого подключены к управляющим входам соответственно первого и второго сумматоров-вычитателей, а вход запуска блока синхронизации является входом запуска устройства, отличаюи 4 ееся тем, что, с целью повышения быстродействия в него введены три мультиплексора и пять регистров, причем выход первого регистра подключен к первому входу первого сумматора-вычитателя и первому входу второго сумматора-вычитателя, выход которого подключен к первому информацион ному входу первого мультиплексора и первому информационному входу второго мультиплексора, выход которого подключен к информационному входу второго регистра, выход которого подключен к первому входу умножителя, выход которого подключен к первому информационному входу третьего мультиплексора и второму информационному входу первого мультиплексора, третий информационный вход которого подключен к выходу первого сумматора-вычитателя, второй вход которого подключен к выходу третьего регистра, информационный вход которого подключен к выходу третьего мультиплексора, второй информационный вход которого соединен с информационными входами четвертого и пятого регистров, вторым информационным входом второго мультиплексора и является входом первого операнда устройства, входом второго операнда которого является информационный вход первого регистра, выходы четвертого и пятого регистров подключены к вторым входа м соответственно второго сумматора-вычитателя и умножителя, а информационным выхо1336030 Составитель А. Баранов Редактор С. Патрушева Техред И. Верес Корректор В. Бутяга Заказ 3804/45 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 43дом устройства является выход первого мультиплексора, при этом управляющие входы второго и третьего мультиплексоров подключены соответственно к третьему и четвертому выходам блока синхронизации, пятый выход которого подключен к входам разрешения записи первого, второго, третьего, четвертого и пятого регистров, первому управляющему входу первого мультиплексора, второй управляющий вход которого подключен к шестому выходу блока синхронизации, седьмой выход которого подключен к входу разрешения выдачи пятого регистра, вход разрешения выдачи второго регистра соединен с третьим управляющим входом первого мультиплексора и подключен к восьмому выходу блока синхронизации, девятый выход которого подключен к тактовым входам первого, второго, третьего, четвертого и пятого регистров.