Устройство для вычисления функции

)чи ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬЛИЙ СВИДЕТЕЛЬСТВУ(71) Житомирский филиал Киевскполитехнического института имтия Великой Октябрьской социаческой революции(56) Авторское свидетельство СУ 703828, кл, С 06 Р 7/544, 19Байков В.Д., Смолов В.Б, Аптурная реализация .элементарныхций в УВИ. - Л.: ЛГУ, 1975, с.рис.36.(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЦИИ г = агссоз у/х(57) Изобретение относится к тельной технике и может быть использовано в специализированных вычислителях автономно или в качестве функционального расширителя в составе больших ЭВМ. Целью изобретения является повышение быстродействия за сче вычисления таблично-алгоритмическим методом. Устройство содержит вход 1 первого аргумента, вход 2 второго ар гумента, первый регистр 3, второй ре гистр 4, тактовый вход 5, шифратор 6 первый сдвигатель 7, второй сдвига- тель 8, первый вычитатель 9, первый логарифмический преобразователь 10, второй логарифмический преобразователь 11, второй вычитатель 12, блок памяти 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход 15 результата, контрольный выход 16, 1 ил.(2) где и 0,1,2. О2-иИзобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.Цель изобретения - повышение быст родействия за счет вычисления таблично-алгоритмическим методом.На чертеже представлена функцио" нальная схема устройства.Устройство содержит вход 1 первого 10 аргумента, вход 2 второго аргумента, первый регистр 3, второй регистр 4, тактовый вход 5, шифратор 6, первый сдвигатель 7, второй сдвигатель 8, первый вычитатель 9, первый логариф 15 мический преобразователь 10, второй логарифмический преобразователь 11, второй вычитатель 12, блок 13 памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход 15 результата и контрольный выход 16.20Увеличение быстродействия вычисле" ния функций может быть получено при переходе от итерационных методов вычисления к таблично-алгоритмическим25 при узкой специализации вычислительного процесса.Вычисление функции з = агссоз у/х .производят в следующем порядке.Одним из известных алгоритмов вычисляют значение Ч = -, затем, подав значение Ч на адресный вход блока памяти, на выходе получают значение функции г = агссоз Ч.При малых значениях выходных уг лов, что соответствует значениям Ч близким к единице, из-за высокой чувствительности функции г = агссоз Ч в этой области устройство обладает значительной инструментальной погреш ностью, для снижения которой необходимо увеличивать входную разрядную сетку блока памяти.Искусственным алгоритмическим спо" собом можно обеспечить требуемую точ ность вычисления без увеличения затрат аппаратуры.Представляют значение Ч = у/х (1)в виде 50 Ч =у/х =12 +1-2 +..+12 + Е Выражение (2) переписывают в видеу г"-1(3)х 2 1 2После преобразований получаютиод ( 1- Я 2 ) =1 оЯ х - 1 о 8(х-У) . (4)Так как ЕЕ 0; 2, то1 ор, (1-Е 2 )(1 -1; ОД. ш = -1 орг(1 - Е 2.)тогда и +я = 1 оях - 108(х - у)у (5) Таким образом, у числа и +ш и - его целая часть, а ш - дробная,Если ш однозначно зависит от Я, правая часть выражения (5) насет полную информацию о числе Ч.Подавая на адресный вход блока ПЗУ не число Ч, арезультат вычисления выражения (5), можно сократить входную разрядную сетку блока памяти, так как при этом не требуется подавать значительное количество "1", а информацию о количестве "1" снимать с целой части результата вычисления выражения (5).Работа устройства описывается следующими математическими соотношениями:= 1 орДх 1; 1 = 1 о 8ы=-й; (6)к = агссоз(1 -2 ), если ху) 0;г = 180 - агсоз(1-2 ), еслиху (О,Устройство работает следующим образом. Входные числаи у, поступающие по входам 1 и 2, заносятся соответственно в первый 3 и второй 4 регистры по сигналам тактового входа 5 устройства. Число у с выхода первого регистра 3 поступает на:вход первого 7 сдвигателя, а число у с выхода второго регистра 4" на вход второго сдвигателя 8. Старшие разряды числа х поступают на вход шифратора б, на выходе которого образуется двоичный параллельный код номера старшего значащего разряда числа управляющий работой сдвигателей 7 и 8.Количество 1 старших разрядов числа у, поступающих на вход приоритетного шифратора, выбирается из соотно- шения 11=ис+1, (7)13056 где и - разрядность числа;1 - минимальное количество значащих разрядов числа у, необходимых для достижения заданнойточности.5Если количество значащих разрядовчисламеньше 1 с, т,е. если на входшифратора 6 поступают все "О", на выходе шифратора 6 появляется сигнал,поступающий на контрольный выход 16 10устройства, сигнализирующий о том,что вычисление функции з = агссоз у/хпроизводится с точностью меньше заданной.В сдвигателях 7 и 8 сдвиг осуществляется так, чтобы на выходе старшаязначащая цифра числа находилась встаршем разряде (за исключением случая, когда 3 или более старшие разряды числа М являются нулями, при 20этом сдвиг производится на 6 разрядов влево).С выхода первого сдвигателя 7 число Х разрядностью К поступает на вхедпервого логарифмического преобразователя 10 и на вход первого вычитателя9, на другой вход которого поступаетчисло у разрядностью К с выхода второго сдвигателя 8. С выхода первоговычитателя 9 число 4 =.х - у посту- Юпает на вход второго логарифмическогопреобразователя 11. Первый 10 и второй 11 логарифмические преобразователи реализуют соответственно функциональные зависимости= 1 о 8 2 х и 3521 = 1 оя. Числа г и 1 поступаютна входы второго вы 4 итателя 12, с выхода которого число М =-поступает на вход младших разрядов адресаблока 13 памяти, Знаковые разряды 40чисел;х и у поступают на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, с выходакоторого сигнал поступает на входстаршего разряда адреса блока 13 памяти. 45 Тираж 673 Подписное Производств.-полиграф. пред-е,г. Ужгород, ул, Проектная, 4 Если на вход старшего разряда ад-. реса блока 13 памяти поступает сигнал "Лог. О", последний реализУет следующую функциональную зависимостьг = агссоз (1 - 2 ), град. Если на вход старшего разряда адреса блока 13 памяти поступает сигнал ВНИИПИ Заказ 1452/46 71 4"Лог.1", последний реализует функциональную зависимость 180 (1 2 ) р д Формула изобретенияУстройство для вычисления функции г = агссоз у/х, содержащее два регистра, два сдвигателя, два вычитателя, причем выходы первого и второго регистров соединены с информационными входами первого и второго сдвигателей, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия за счет вычисления таблично-алгоритмическим методом, в него дополнительно введены шифратор, два логарифмических преобразователя, блок памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы первого и второго аргументов устройства соединены с информационными входами первого и второго регистров соответственно, синхронизирующие входы которых соединены стактовым входом устройства, выходы старших разрядов первого регистра соединены с входом шифратора, выходы номера старшего значащего разряда аргумента которого соединены с управляющими входами первого и второго сдвигателей, выходы первого и второго сдвигателей соединены с входами соответственно уменьшаемого и вычитаемого первого вычитателя, выходы первого сдвигателя и первого вычитателя соединены с входами аргументов соответственно первого и второго логарифмических преобразователей, выходы первого и второго логарифмических преобразователей соединены соответственно с входами уменьшаемого и вычитаемого второго вычитателя, выход которого соединен с входами младших разрядов адреса блока памяти, вход старшего разряда адреса которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИПИ, первый и второй входы которого соединены с выходами знаковых разрядов соответственно первого и второго регистров, выход блока памяти соединен с выходом результата устройства, контрольный выход устройства соединен с выходом признака контроля точности вычислений шифратора.