Шифратор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУбЛИН 119) И 1) САНИЕ ИЗОБРЕТЕ код, содержащий информацию о наличии (отсутствии) последовательности и сбоях. Поставленная цель достигается тем, что в устройство вводятся мультиплексор 18, регистр 19, блоки кодирования состояния, каждый из которых состоит из двух сдвиговых регистров 2 и 3, триггера 8, четырех дифференциальных цепочек 4 - 7, элемента ИЛИ 9, двух элементов И 10 и 11,и формирователь серии опорных импульсов, состоящий из триггера 17, двух счетчиков 14 и 16, М элементов И 15 - 15 и генератора импульсов 13. Изобретение позволяет сократить ресурсы вычислительных средств, требуемых для обработки без уменьшения достоверности контроля, повысить скорость реакции системы, обеспечить непрерывность контроля за счет аппаратной реализации слежения.2 3. п. ф-лы, 1 ил. льство СССР11/06, 1978. ится к автоматике ользоах упке, может исванных систеелью изобретеункциональнь- преобрараметра типаоследовательн ия явх возование непрест Ю ОСУДАРСТВЕННЫИ КОМИТЕТ СССР О ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ШИФРАТОР (57) Изобретение относ вычислительной техни ваться в автоматизиро равления и контроля. Ц ляется расширение ф можностей шифратора состояния входного па рывной импульсной п 11 С 11/06, Н 03 М 7/22Изобретение относится к вычислительнойтехнике, может применяться в автоматизированных системах управления, контроля иобработки информации и является усовер.шенствованием изобретения по авт. св,Мо 590825,Цель изобретения - расширение функциональных возможностей шифратора, аименно преобразование в код состояния периодических импульсных последовательностей, как-то: наличие, отсутствие и сбои ввиде пропадания единичного импульса изпоследовательности или появления лишнегоим пульса.На чертеже представлена схема шифратора. л 15Шифратор содержит блоки 1, 1 д, , 1кодирования состояния импульсной последовательности по числу ячеек памяти, каждый из которых содержит сдвиговые регистры 2 и 3, дифференцирующие цепочки 4 - 7, триггер 8, элемент ИЛИ 9, эле 20менты И 10 и 11, сигнальную шину устройства И 2; формирователь серии опорныхимпульсов, состоящий из генератора 13 импульсов, счетчика 14, элементов 15, 15,, 15, где М - число серии опорных частот, 25кратных 2, второго счетчика 16 и триггера 17; мультиплексор 18; регистр 19; адресный блок 20, содержащий Х каналов 21,22, , 22 щ(где М - число ячеек памяти)адресации, причем каждый канал состоитиз ячейки 23 памяти, элемента 24 считывания, формирователя 25 входных сигналов,формирователя 26 сигналов сброса, а всеканалы, кроме первого, содержат элементИЛИ 27, дешифратор 28 и входную шинуРазрешение считывания 29 и входнуюшину Начало преобразования 30.Шифратор работает следующим образомФормирователь серии опорных импульсов с помощью счетчика 14 и элементов15 - 15 и формирует на выходах последнихиз импульсной последовательности генератора 13 импульсов набор импульсных последовательностей, частоты следования которых отличаются друг от друга в два раза.Таким образом обеспечивается возможность выбора опорной импульсной последовательности для блока 1, чтобы период следования сигнала (Т) на входных шинахустройства был больше периода следованияопорной последовательности (Т, ), но неболее, чем в два раза, тогда в любом интервале времени, равном Тс, при отсутствиисбоев могут появиться не более двух импульсов опорной последовательности. Наэтом соотношении основана работа блоков 1.При поступлении на шину 30 сигналаНачало преобразования счетчик 16 и 55триггер 17 устанавливаются в исходное состояние, после чего счетчик 16 начинает счет импульсов опорной последовательности с максимальным используемым периодом следования.После отсчета четвертого импульса сигнал с выхода счетчика 16 устанавливает триггер 17 в единичное состояние, на выходе его и, следовательно, на управляющих входах блока 1 появляется сигнал Разрешение преобразования, разрешающий прохождение входного сигнала через элемент И 1 О и сигнала изменения состояния через элемент И 11 блока 1. При прохождении четырех импульсов регистры 2 и 3 всех блоков 1 гарантированно устанавливаются в исходное состояние, соответствующее наличию сигнала на выходах третьего и четвертого разрядов регистра 2, что обозначает отсутствие входного сигнала, и отсутствие сигналов с выходов регистра 3.Поскольку входы последовательной записи регистров 2 и 3 подключены к положительному потенциалу, а входы параллельной записи - к нулевому, то каждый приходящий им пульс опорной последовательности, поступающий на установочный вход в регистре 3 записывает все нули, в регистре 2 записывает и сдвигает единицу в последующий разряд, а каждый импульс сигнальной последовательности в регистре 2 записывает все нули, в регистре 3 записывает и сдвигает единицу, Таким образом, если в сигнальной последовательности отсутствуют сбои, на задействованных выходах регистров 2 и 3 сигналы отсутствуют. Прохождение подряд трех опорных импульсов обозначает, что пропал импульс в сигнальной последовательности, при этом единица в регистре 2 сдвигается до третьего разряда, следующий опорный импульс вызывает появление сигнала и на четвертом разряде, что идентифицируется как снятие сигнальной последовательности, так как сбой в виде пропадания двух импульсов подряд маловероятен.Прохождение подряд двух сигнальных импульсов вызывает появление сигнала на выходе второго разряда регистра 3 и идентифицируется как сбой в сигнальной последовательности в виде появления лишнего импульса так как в контрольно-поверочной аппаратуре могут быть использованы известные способы обеспечения малой вероятности сбоев.Сигнал о наличии сигнальной последовательности формируется на выходе триггера 8, который взводится первым сигнальным импульсои с выхода элемента И 10 и сбрасывается сигналом с четвертого разряда регистра 2.В момент появления соответствующего сигнала о состоянии на выходах регистров 2 и 3 и триггера 8, а следовательно, на выходах кода состояния блока с помощью дифференцирующих цепочек 4 - 7, элемента ИЛИ 9 и элемента И 11 формируется импульс на адресном выходе блока 1, который поступает на ячейку 23 памяти соответствующего канала адресации.Ячейка 23 памяти, зафиксировавсигнал на своем входе, своим выходным напряжением открывает элемент 24 считывания в данном канале и закрывает по третьему запрещающему входу или через элементы ИЛИ 27 элемент 24 считывания остальных каналов адресации. При подаче на вход 29 сигнала он проходит только через элемент 24 считывания и поступает на формирователь 25 входных сигналов, с выхода которого поступает на вход формирователя 26 сигналов сброса и на вход дешифратора 28, где превращается в код адреса ячейки 23 памяти, на которую поступил сигнал, и поступает на адресный вход мультиплексора 18. При этом мультиплексор 18 подключает к входам регистра 19 выход кода состояния с данного блока 1,Таким образом, на момент появления сигнала об изменении состояния на выходе элемента И 11 (адресный выход) на выходе дешифратора 28 зафиксирован код номера блока 1, а в регистре9 - код состояния. 1. Шифратор по авт. св. Юо 590825, отличающийся тем, что, с целью расширения функциональных возможностей за счет преобразования состояния входной импульсной последовательности в код, в него введены мультиплексор, регистр, блоки кодирования состояния импульсной последовательности и формирователь серии опорных импульсов, управляющий вход которого является входом шифратора Начало преобразования, первый выход формирователя серии опорных импульсов соединен с установочными входами блоков кодирования состояния импульсной последовательности, второй выход формирователя серии опорных импульсов соединен с первыми управляющими входами блоков кодирования состояния импульсной последовательности, вторые входы которых являются входами логической единицы шифратора, сигнальные входы блоков кодирования состояния импульсной последовательности являются сигнальными входами шифратора, информационные выходы блоков кодирования состояния импульсной последовательности соединены с входами мультиплексора, адресные выходы блоков кодирования состояния импульсной последовательности соединены с адресными входами соответствующих ячеек памяти, выход шифратора соединен с адресным входом мультиплексора, выходы мультиплексора соединены с входами регистра, выход которогоявляется дополнительным выходом шифра 5 тора,2. Шифратор по п. 1, отличающийся тем,что каждый блок кодирования состоянияимпульсной последовательности содержитдва сдвиговых регистра, триггер, четыредифференцируюших цепочки, элемент ИЛИ,два элемента И, первые входы которых являются управляющим входом блока, второйвход первого элемента И является сигнальным входом блока, выход первого элемента И соединен с входом установки тригге 15 ра, с входом параллельной записи и входом сдвига первого и второго сдвиговыхрегистров соответственно, входы сдвига ипараллельной записи первого и второго сдвиговых регистров соответственно соединенымежду собой и являются установочным вхо 2 О дом блока, информационные входы. параллельной записи сдвиговых регистров подключены к шине нулевого потенциала, а информационные входы последовательнойзаписи являются входами логической еди 25 ницы блока, выходы третьего разряда первого сдвигового регистра, второго разрядавторого сдвигового регистра и единичныйвыход триггера являются информационнымивыходами блока и через первую, вторуюи третью дифференцирующие цепочки соответственно соединены с первым, вторым итретьим входами элемента ИЛИ, четвертыйвход которого через четвертую дифференцируюшую цепочку соединен с выходом четвертого разряда первого сдвигового ре 35гистра и входом сброса триггера,3. Шифратор по п. 1, отличающийся тем,что формирователь серии опорных импульсов содержит триггер, два счетчика, генератор импульсов, М, где М - число опорных частот, кратных 2, последовательно40 соединенных элементов И, выходы которыхявляются первым выходом формирователя,входы первого элемента И соединены соответственно с выходом генератора импульсови выходом первого разряда первого счетчика, вторые входы последующих элементов И соединены с соответствующими выходами последующих разрядов первого счетчика, выход последнего элемента И соединен с входом второго счетчика, вход сброса которого явлЯется управляющим входом формирователя серии опорных импульсов, нулевым входом триггера, единичный вход которого соединен с выходом третьего разряда второго счетчика, а единичный выход которого является вторым выходом формирователя серии опорных импульсов.