Преобразователь двоично-десятичного кода в двоичный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК И 9) (11 504 Н ЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ИСАНИЕ ИЗОБРЕ ОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.И.Омельченко(56) Авторское свидетельство СССР Р 473179, кл.С 06 Р 5/02, 1975.Авторское свидетельство СССР 9 634267, кл,С 06 Р 5/02, 1978. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД (57) Изобретение относится к област автоматики и вычислительной техники и может быть использовано в устройствах обработки двоичной информации.Цель изобретения - упрощение преоб"разователя. Поставленная цель достигается тем, что в преобразователь,содержащий генератор 1 одиночныхимпульсов, три элемента 9, 19, 20задержки, счетчик 5, распределитель4 импульсов, генератор 3 тактовыхимпульсов, дешифратор 6, блок 7 памяти, элементы 8, 12 - 14 И, регистр10 числа, двоичные сумматоры 16,17регистр 18 сдвига, дополнительновведен элемент ИЛИ 21 и измененымежэлементные связи. 1 ил.40 Изобретение относится к автоматике и вычислительной технике и мажет быть использовано в устройствахобработки двоичной информации.Цель изобретения - упрощение преобразователя.На чертеже представлена структурная схема предлагаемого преобразователя.10Преобразователь содержит генератор 1 одиночных импульсов, синхро вход 2, генератор 3 тактовых импульсов, распределитель 4 импульсов,счетчик 5, дешифратор 6, блок 7 памяти, первый элемент И 8, первый элемент 9 задержки, регистр 10 числа,информационный вход 11 преобразователя, второй 12, третий 13 и четвертый 14 элементы И первый 15, вта 20рой 16 и третий 17 (одноразрядддые)двоичные сумматоры, регистр 18 сдвига, второй 19 и третий 20 элементызадержки, элемент ИЛИ 21.Преобразователь работает следующим образом.При включении питания генератор3 вырабатывает серию тактирующих импульсов, поступающую на генератор 1одиночных и 1 дпульсав и распределитель 4 импульсов, Преобразованиеосуществляется путем одновременногосуммирования двоичных эквивалентов,соответствующих весам преобразуемой,тетрады, по формуле:1-д Р =Ъ 35А=В 2 (1 О),Р=огде А - искомая правильная двоичнаядробь;номер разряда правильнойдвоична-десятичной дроби;В - двоичная цифра 0 или 1;(1 О) - двоичный эквивалентмладшего разряда тетрады двоична-десятичногочисла вида 10В регистр 1 О числа по информационному входу 11 последовательно, разрядза разрядом, начиная со старшего,поступают тетрады двоична-десятичного числа, Одновременно с каждойтетрадой на синхровход 2 поступаетсинхроимпульс, обеспечивающий стартстопный режим работы преобразователя.Генератор 1 одиночных импульсов вырабатывает сигнал, запускающий распределитель 4 импульсов и устанавливающий счетчик 5 в единицу, Дешифратор 6 выбирает соответствующий преобразуемой тетраде двоичный эквивалент в блоке 7 памяти, а распределитель 4 импульсов производит ега считывание последовательным кодом, начиная с младшега разряда.Считанный двоичный эквивалентмладшего разряда тетрады одновременно поступает на первый элемент И 8 и первый элемент 9 задержки, сдвинутая информация на один, два и три такта поступает с выходов первого 9, второго 19 и третьего 20 элементов задержки на:второй 2,третий 13 и четвертый 14 элементы И. Первый, второй, третий и четвертый элементы И ксммутнруются соответствующими разрядами регистраО. Едддддичддсе состояние разряда регистра 10 разрешает прохождение соответствующего двсичногс эквивалента разряда тетрады. Нулевое состояние разряда запрещает прахажденйе двоичпагс эквивалента. Двоичный эквивалент, соответствующий младшему разряду тетрады, с выхода первого элемента И 8 поступает на первый вход первого двоичнага сумматора 15 и суммируется с эквивалентам, у которого ВР представ - ляет собой "2". Так как тетрада вслучае двоична-десятичнага числа неможет одновременно содержать единицу в разрядах, соответствующих весам 4 дд 8, то двор;чтец,д 1 завив аддеддт этих весов с выхода третьего и четвертого элементов И поступает через элемент ИЛИ 21 на второй двоичный сумматор 16 и суммируется с двоичным эквивалентом, снимаемым с выхода первого сумматора 5.После того, как распределитель 4 импульсов отработает один цддд;л, регистр 18 сдвига хранит двоичный эквивалент тетрады. Сдвиг па соответствующее число тактов осуществляют элементы 9, 19 и 20 задержки. С приходом следующей тетрады описанный процесс формирования двоичного эквивалента повторяется. Третий сумматор 17 суммирует сформированный двоичный эквивалент считанной тетрады с результатом преобразования предыдущей тетрады на регистре 18 сдвига. Таким образом для преобразования и разрядов двоична-десятичнага числа описанный процесс считывания тетрады в регистр 10 числа, формирования двоичного эквивалента тетрады и суммирования с результатам ддресб1292188 Составитель Н.ШелобановаТехред:И.Попович Корректор О.Луговая РедактоР Н,Тупица Заказ 286/58 Тир . 902 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Иосква, Ж, Раушская цаб., д. 4/5.Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 разования двух текущих тетрад повторяется еще праза. С приходом и-йтетрады процесс преобразования заканчивается. Результат преобразования хранится на регистре 18 сдвига. формула изобретения Преобразователь двоично-десятичного кода в двоичный код, содержа щий три элемента задержки, генератор одиночных импульсов, сицхровход которого соединен с входом синхронизации преобразователя, а выход - с входом счетчика и входом запуска 15 распределителя импульсов, тактовый вход которого подключен к выходу генератора тактовых импульсов, соединенному с входом пуска генератора одиночных импульсов, выход счетчика 20 через дешифратор соединен с адресным входом блока памяти, вход считывания которого подключен к выходу распределителя импульсов, выход блока памяти соединен с первым входом25 первого элемента И, второй входкоторого соединен с выходом младшего разряда тетрады регистра числа, выходы остальньгх разрядов тетрады которого по весам соединены с первыми входами соответствующих элементов И, выход первого элемента Иподключен к первому входу первогодвоичного сумматора, выход которогосоединен с первым входом второгодвоичного сумматора, выход которогосоединен с первым входом третьегодвоичного сумматора, второй входкоторого через регистр сдвига соединен с его выходом, о т л и -ч а ю щ и й с я тем, что, с цельюупрощения, он содержит элемент ИЛИ,причем выход блока памяти соединен с входом первого элемента задержки,выход которого соединен с входомвторого элемента задержки п вторымвходом второго элемента И, выход которого подключен к второму входупервого двоичного сумматора, выходвторого элемента задержки подключенк входу третьего элемента задержкии к второму ьходу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй входкоторого подключен к выходу четвертого элемента И, второй вход которогосоединен с выходом третьего элементазадержки, выход элемента ИЛИ подключен к второму входу второго двоичного сумматора.