Реверсивный счетчик

=К 2 г 9 б 7 5 ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ(56) Лазер И. М. и др. Устойчивость цифровых микроэлектронных устройств. М.; Радио и связь, 1983, с. 177.Авторское свидетельство СССР1003356, кл. Н 03 К 23/02, 1981.(57) Изобретение относится к области цифровой техники. Может быть использованопри построении многоразрядных быстродействующих двоичных реверсивных счетчиков1(ель изобретенияповышение надежностиустройства. В устройство, содержащее в каж 57839 А дом разряде, кроме М-го разряда, элементы И-НЕ 2,3 и симметричный, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах 5,4 и 6,7 и одном триггере памяти 8,9 в базисе И-НЕ, шину 10 сложения, шину 11 вычитания, тактовую шину 12, для достижения цели введены новые функциональные связи. Если, например, К-З, то данное техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 (з). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения. Цель изобретения достигается за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия. 1 ил.40 45 50 55 Изобретение относится к цифровой технике и может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков.Цель изобретения - повышение надежности устройства за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия. На чертеже изображена функциональная схема М-разрядного реверсивного счетчика при К-З.Реверсивный счетчик содержит 1-1-1-М разряды, каждый из которых, кроме 1-М-го разряда, содержит первый 2 и второй 3 элементы И-НЕ и симметричный, а в 1-М-ом разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах 4,5 и 67 и одном триггере памяти 89 в б)(зисе И-НЕ, с входами первого элемента 21-НЕ разряда соединены шина 10 сложения, единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разряда, а с входами второго элемента 3 И-НЕ разряда соединены шина 11 вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, с нулевыми входами и коммутационными триггерами всех разрядов соединена тактовая шина 12, выходы элементов 2 и 3 каждого разряда, кроме 1-К-го и 1-К-го разрядов, соединены с нулевыми входами и коммутационных триггеров последующего разряда, с нулевыми входами коммутационных триггеров каждого из 1-К-го разрядов (например 1-2) соединены выходы элементов 2 и 3 И-НЕ всех предыдущих (1-1) разрядов, выходы элементов 2 и 3 И-НЕ 1-К-го разряда соединены с нулевыми входами коммутационных триггеров всех последующих 1-К+1 - 1-М-разрядов, с единичными входами первого коммутационного триггера 1-К-го разряда соединены шина 10 сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого 1-1 разряда, с нулевыми входами первого коммутационного триггера 1-К-го разряда соединены выходы первых элементов 2 И-НЕ всех предыдущих 1-1 - 1-2 разрядов и выход второго элемента 3 И-НЕ 1-К-го разряда, с единичными входами второго коммутационного триггера 1-К-го разряда соединены шина 11 вычитания, нулевой выход триггера памяти и нулевой выход второго коммутационного триггера первого разряда 1-1, с нулевыми входами второго коммутационного триггера 1 -К-го разряда сос ли попы выходы вторых :.сментов 3 И-НЕ )(.(х роддуч)сих-1-1-2 )зрядои и в)хс)лри)г( э,)сопта( 2 И-НЕ, ) с ,( ) ( :): . (, ) и:, и ( ) ( 5 10 )5 о 25 ЗО З 5 ходы первых и вторых элементов 2 и 3 И-НЕ всех предыдущих (1-2) разрядов.Кроме первого 1-1 разряда выходы первого 2 и второго 3 элементов И-НЕ каждого из разрядов С 1-К+1-го по 1-М-й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда,Устройство работает следующим образом.Пусть имеет режим сложения, т. е, на шине 1 О присутствует 1, а на шине1 - 0 и пусть триггер 8 и 9 памяти разряда 1-К+1 находится в состоянии лог.0 (на выходе элемента 8 0), а триггеры памяти 8,9 всех остальных разрядов находятся в состоянии лог,1 (на выходе элемента 8 1). В этом случае на выходах элементов 2 разрядов с 1-1 по 1-К-й присутствует 1, а на выходах элементов 2 остальных разрядов - . 0. Поэтому при появлении импульса в виде 1 на тактовой шине 12 срабатывают элементы 6 разрядов 1-1 - 1-К и устанавливают триггеры памяти 8,9 этих разрядов в состояние 0. Одновременно срабатывает элемент 5 разряда 1-К+1 и устанавливает триггер 8,9 памяти этого разряда в состояние 1. В паузе после тактового импульса на выходе элемента 2 разряда 1-К появляется 0, который блокирует все триггеры разрядов, начиная с 1-К+1-го. Лог 1 появится на выходе элемента 2 разряда 1-К лишь после того, как все триггеры памяти 7,8 разрядов 1- -1-К установятся в состояние логическои 1. Это произойдет за время, равное (2" - 1) Т, где Т - период следования импульсов, Поэтому триггеры разрядов 1-К+ 1 - 1-М в течение этого времени будут блокированы 0 с выхода 2 разряда 1-К, а в самих разрядах будут происходить следующие процессы. Лог.1 с выхода 2 разряда 1-К+1 поступает на вход элемента 4 разряда 1-К+2. Поскольку на выходе элемента 8 этого же разряда 1, то на выходе элемента 4 появляется 0, а на выходе элемента 2-1. Таким образом на выходе элемента 2 разряда 1-К+2 формируется сигнал переноса в следующий разряд 1-К+3 и т. д. Задержка сигнала переноса в каждом разряде определяется двумя элементами 4 и 2. Для того, чтобы сигнал переноса с разряда 1-К+1 успел распространиться до 1-М-го разряда, прежде чем появится 1 на выходе переноса (выход с элемента 2), разряда 1-К необходимо выбирать количество разрядов с 1-К+1 по 1-М из соотношения 1+1 (2 - 1) Т/(з, где з - среднее время задержки элементов 4 и 2 разряда. После того, как на выходе 2 разряда 1-К появится 1, то с приходом очередного тактового импульса срабатывают элементы 6 всех разрядов и их триггеры памяти устанавливаются в состояние 0, а схема возвращается в исходное состояние. Аналогичным образом рабо. );)с 1 счетчик в режиме вычитание при усло1257839 Формула изобретения Составитель Л. Симонова Редактор Н. Горват Техред И. Верес Корректор И.Муска Заказ 5040/57 Тираж 816 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. /5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4вии, что на шине 10 О, а на шине 11 1. Если, например, К-З, то предлагаемое техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 1 з) Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения, не превышающий 7,Реверсивный счетчик, содержащий в каждом разряде, кроме М-го разряда, два элемента И-НЕ и симметричный триггер, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах и одном триггере памяти в базисе И-НЕ, причем с входами первого элемента И-НЕ разряда соединены шина сложения, единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разряда, а с входами второго элемента И-НЕ разряда соединены шина вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, выходы элементов И-НЕ каждого разряда, кроме (К)-го и К-го разрядов, соединены с нулевыми входами коммутационных триггеров последующего разряда, с нулевыми входами коммутационных триггеров каждого из (К)-го разрядов соединены выходы элементов И- НЕ всех предыдущих разрядов, выходы элементов И-НЕ К-го разряда соединены с нулевыми входами коммутационных триггеров всех последующих разрядов, с нулевыми входами коммутационных триггеров всех разрядов соединена тактовая шина, с единичными входами первого коммутационного триггера К-го разряда соединены шина сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого разряда, с нулевыми входами первого коммутационного триггера К-го разряда соединены выходы первых элементов И-НЕ всех предыдущих разрядов и выход второго элемента И-НЕ К-го разряда с единичными входами второго коммутационного триггера К-го разряда соединены шина вычитания, нулевои выход второго коммутационного триггера и нулевой выход триггера памяти первого разряда, с нулевыми входами второго коммутационного триггера К-го разряда соединены выходы вторых элементов И-НЕ предыдущих разрядов и выход первого элемента И-НЕ К-го разряда, отличающийся тем, что, с целью повышения надежности, с единичными входами первого и второго коммутационных триггеров К-го разряда соединены соответственно выходы первых и вторых элементов И-НЕ всех предыдущих разрядов, кроме первого разряда, а выходы первого и второго элементов И-НЕ каждого из разрядов с (К+1) -го по (М) -й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда.