Устройство преобразования амплитуды одиночного импульса

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 09 К 13/175 ш 4 С 01 К 19/04 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОБРЕТЕНИЯ ЬСТВУ МУ СВИДЕ К АВТОР(57) Изобретение относится к технике преобразования аналоговых величин в цифровые и может быть использовано в радиотехнических и контрольно-измерительных системах. Изобретение позволяет повысить быстродействие устройства беэ снижения точности пре-. образования, основным в устройстве является узел, состоящий из четырех. вычитателей 3. 1 - 3,4, четырех нульОПИСАНИЕ И(21) 3772185/24- (22) 23.07.84 (46) 30.06,86. Б (72) В.В.Ромадин (53) 681.325(088 (56) Авторское с В 1007039, кл. САвторское сви У 1026299 в кл. Н (54) УСТРОЙСТВО ТУДЫ ОДИНОЧНОГО органов 4.1 - 4.4, трех логическихэлементов ЗАПРЕТ 8,1 - 8.3 и блока5 ключей, вычитателями осуществляется одновременное получение четырехразностных сигналов между входнымуровнем и четырьмя уровнями делителя 13 напряжения, составляющими впервом цикле 3/4 Ю, 1/2 0, 1/4 0и 0 (где 11 - напряжения образцового источника), Нуль-органами определяется знак раэностных сигналов.Дляслучая положительной разности, когдавходной уровень превьппает уровеньделителя, на выходе соответствующегонуль-органа формируется импульс навремя действия входного сигнала.Припревышении входным уровнем уровня3/4 11 сигналом с нуль-органа 4. 1включается ключ 5. 1 и через логический элемент ИЛИ 7 производится запись "1" в соответствующий триггеррегистра 9. Логические элементы ЗАП-РЕТ служат для формирования сигналов1241 управления ключами в блоке 5. Кроме того, управляющим сигналом с элемента ЗАПРЕТ 8.1 производится запись "1" в нечетные триггеры регистра 9 и сигналом с элемента ЗАПРЕТ 8.2 через логический элемент ИЛИ 7 в 134четные триггеры регистра 9. Работаузла в целом заключается в получе"нии наименьшей положительной разности на входе линии задержки и записив регистр 9 одновременно двух разрядов кода. 1 ил, Изобретение относится к технике преобразования аналоговых величин в цифровые и может быть использовано в радиотехнических, контрольно-измерительных и информационных системах 5 различного назначения.Цель изобретения - повышение быстродействия устройства без снижения точности преобразования.На чертеже представлена функцио нальная схемапредлагаемого устройства.Устройство содержит входную шину 1, переключатель 2, вычитатели 3.1 3,4, нуль-органы 4. 1 в . 4,5, блок 5 15 ключей, линию 6 задержки, элемент ИЛИ 7, элементы ЗАПРЕТ 8.1 " 8,3, регистр 9 памяти, блок 10 управления, выполненный на регистре сдвига, источник 11 регулируемого опорного нап ряжения и делитель 12 напряжения.Устройство работает следующим образом.После воздействия сигнала по ши 11не "Исходное происходит сброс всех 25 триггеров регистра 9 в состояние "О" и установка регистра 10 сдвига в состояние, при котором на его первом выходе. присутствует "1", соответствующая высокому уровню напряжения, а 30 на остальных - "О". Сигналом с первого выхода регистра сдвигу переключатель 2 устанавливается в положение, при котором входная клемма 1 соединена с первыми входами вычитателей 3.1- 3.4, а также замыкается соответствующий клгоч источника 11 обеспечивая тем самым подключение первого эталонного напряжения к делителю 12, Поскольку делитель состоит из трех рав" ных по величине сопротивлений 13.1- 13,3, а величина первого эталонного уровня соответствует 3/4 от полного диапазойа входного напряжения П, то к вторым входам вычитателей 3,1 - 3.4 поступают соответствующие уровни 3/4 0, 1/2 Б, 1/4 13 и О. При подаче на входную клемму 1 импульсного сигнала с амплитудой Б х на выходах вычитателей 3.1 - 3,4 одновременно образуются разностные сигналы соот 1ветственно йцх, = П/4 Б; ьПх = П/2 0; ЬПх = Пх - 1/4 Б,ЬБ = Бх. Задачей нуль-органов 4, логических элементов 8 ЗАПРЕТ и блока ключей 5 является выбор наименьшего разностного сигнала Йцх рчиз превышающих нулевой уровень, подключение его к входу линии 6 задержки и формирование сигналов, производящих запись "1" в соответствующий триггер регистра 9. Так, если 1/4 0 с 01/2 Б, то на выходах нуль-орга-.нов 4. 1, 4,2 устанавливается низкий уровень напряжения, на выходах 4.3, 4.4 - высокий уровень, на выходах логических элементов ЗАПРЕТ 8.1, 8.3 - низкий уровень, а на выходе элемента 82 - высокий уровень. Сигналом высокого уровня с выхода элемента 8.2 производится подключ=ние разностного сигнала 4 Бхчехз мин рез ключ 5.3 к входу линии 6 задержки. Кроме того, сигналом с элемента 8.2 через логический элемент ИЛИ 7 производится запись "1" в триггер 9.2 по динамическому входу при наличии на информационном входе высокого уровня, поступающего с первого выхода регистра 10 сдвига. На этом заканчивается первый такт преобразования. Далее с появлением сигналов на выходе линии 6 задержки и выходе нуль-органа 4.5 начинается второй такт преобразования, На первом выходе регистра сдвига устанавливается низкий1 О формула изобретения Устройство преобразования амплитуды одиночного импульса, содержащее последовательно соединенные первый вычитатель и первый нуль-орган, линию задержки, регистр памяти на триггерахисточник регулируемого опорного напряжения, входы которого соединены с соответствующими выхода ми блока управления, о т л и ч а - ю щ е е с я тем,что, с целью повьппения быстродействия устройства, в него введены три дополнительных вычитателя, четыре дополнительных нуль-органа, блок ключей, элемент ИЛИ, три элемента ЗАПРЕТ, делитель напряжения и переключатель, а блок управления ровень, на втором - высокий уровеньПереключатель 2 переходит в положение, при котором задержанный разностный сигнал поступает на первые входы вычитателей, отключая 5последние от выходной клеммы. Подключается второе эталонное напряжениек делителю 12. На выходах вычитателей 3.1 - 3.4 образуются разностныеМсигналы соответственно ь," минвыходе нуль-органа 4, 1 устанавливается низкий уровень напряжения, навыходах 4.2 - 4.4 - высокий уровень,на выходе логического элемента ЗАПРЕТ.8.1 - высокий уровень, на выходахэлементов 82 и 8.3 - низкий уровеньСигналом высокого уровня с выхода;элемента 8.1 производится подключение 5иразностного сигнала Ь.Пг через2 мицключ 5.2 к входу линии 6 задержки.Кроме того, сигналом с элемента 8, 1производится запись "1" в триггер309.3 регистра 9 по динамическому входу при наличии на информационном входе высокого уровня, поступающегос второго регистра 1 О сдвига,На этомзаканчивается второй такт преобразования. Далее процесс преобразования продолжается аналогично описанному до полного заполнения всех разрядов регистра с использованием всехэталонных напряжений. выполнен на регистре сдвига, первый вход переключателя является входной шиной, второй вход соединен с выходом линии задержки, а выход - с первыми входами вычитателей,выход каждого дополнительного вычитателя соединен с входом соответствующего дополнительного нуль-органа и с первыми входами блока ключей, вторые входы которого соединены с выходами соответствующих элементов ЗАПРЕТ, а выход блока,ключей подключен к входу линии задержки, выход которой соединен с входом четвертого дополнительного нуль-органа выход первого нуль-органа соединен с третьим входом блока ключей, спервым входом элемента ИЛИ и с инверсным входом первого элемента ЗАПРЕТ, выход первого дрполнительного нуль- органа соединен с прямым входом первого элемента ЗАПРЕТ и с инверсным входом второго элемента ЗАПРЕТ, выход второго дополнительного нуль-органа соединен с прямым входом второго элемента ЗАПРЕТ и с инверсным входом третьего элемента ЗАПРЕТ, выход третьего дополнительного нуль- органа соединен с прямым входом третьего элемента ЗАПРЕТ, причем второй выход блока ключей соединен с первыми входами нечетных триггеров регистра памяти, а третий выход - с вторым входом элемента ИЛИ, выход которого соединен с первыми входами четных триггеров регистра памяти, при этом выход четвертого дополнительного нуль органа подключен к первому входу регистра сдвига, каждый из выходов которого соединен с вторыми входами соответствующих пар триггеров регистра памяти, первый выход источника регулируемого опорного напряжения соединен с третьим входом переключателя, а второй выход - с вторым входом первого вычитателя и с первым входом делителя напряжения, второй вход которого объединен с вторым входом третьего дополнительного вычи тателя и с общей шиной, а первый и второй выходы - с вторыми входами первого и второго дополнительных вычитателей, второй и третий входы регистра сдвига объединены с третьими входами триггеров регистра памяти и являются шиной Исходное, а четвертый вход блока ключей соединен с выходомлевого вычитателя.