Устройство для реализации быстрого преобразования фурье

(21) 3669057/24-24 (22) 05.12.83 (46) 23,05.86. Бю (71) Рязанский ра л. 919диотехнический ин СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТИЙ ВТОРСИОМЪ( СВИДЕТЕЛЬСТВУ ститут(56) Авторское свидетельство СССРВ 687449, кл. С 06 Г 15/34, 1977.Авторское свидетельство СССРВ 736113, кл. С 06 Р 15/34, 1980.(543 УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ(57) Изобретение относится к областвычислительной техники и может бытьиспользовано в устройствах, решающихзадачи оценки спектра сигналов по алгоритму быстрого преобразования Фурье (БПФ). Цель изобретения - повышение достоверности функционирования устройства путем осуществления контроля его работы. Цель изобретения достигается за счет введения в устройство формирователя адреса, двух сумматоров, блока сравнения и двух коммутаторов с соответствующими функциональными связями между ними и известными блоками устройства. Устройство работает в двух режимах: режиме выработки коэффициентов дискретного преобразования Фурье и режиме контроля. В устройстве реализуется безызбыс точный алгоритм БПФ с прореживанием а по частоте при котором после операции БПФ требуется разделение спектров. 1 ил.123363 КеА + КеА1 М1 щА + 1 щА1 щА " 1 щАКеЛ - ВеАМКеРКеР1 щР1 щР где Р1 Изобретение относится к вычислительной технике и может быть использовано в устройствах, решающих задачи оценки спектра сигналов по алгоритму быстрого преобразования Фурье (БПФ), 5Цель изобретения - повышение достоверности функционирования устройства путем осуществления контроля его работы.На чертеже представлена блок-схема 10 устройства,Устройство для реализации БПФ содержит входные регистры 1-4 входныхоперандов, регистры 5 и 6 весовой15функции, сумматоры 7-9, регистры 10и 11 (результатов) сумм, коммутаторы,12- 15, умножитель 16, регистры 17 и18 произведений, буферные регистры19-21, блоки 22 и 23 памяти, Формиро 20ватель 24 адреса, блок 5 сравнения.Входы 26 и 27 (комплексной) весовойфункции, информационные входы 28 и29 устройства и контрольный выход 3025устройства.Устройство работает в двух режимах : режиме выработки коэффициентовдискретного преобразования Фурье (ДПФ)и режиме контроля. В устройстве реализуется безызбыточный алгоритм БПФ З 0с прореживанием по частоте, при котором после операции БПФ требуется разделение спектров, поэтому каждый режим имеет два подрежима, В первомподрежиме устройство реализует форму- З 5лыКеА. = КеА + КеВ1 щА =1 щА +ЕщВКеВ, =Ке С, (КеА,. - В.еВ, )-1 щВ ),где А - первое комппексное число;В. - второе комплексное число;45С - комплексная весовая Функция.Во втором подрежиме устройство реализует формулы комплексный коэффициентДПФ Р 1-точечной действительной последовательности по первому каналу;компцексцый коэффициентППФ И - тг ечцой действительцой паседоватеп насти повторому кацапу. Формула ц з о б р е т е и и я Устройства для реализации быстрого преобразования Фурье, содержащее четыре входных регистра, первый сумматор, первый и второй регистры сумм, первый коммутатор, выход которого подключен к первому входу умнажителя, выход которого подключен к инфармационцым зхацам первого и второго регистров произведений, а первый и второй информационные входы первого коммутатора подключены к выходам соответственна первого и второго регистров весовой функции, информационныевходы которых являются входами соответственно реальной и минной частейвесовой Функции устройства, второйкоммутатор и три буферных тегистра,а т л и ч а ю щ е е с я тем, что, сцелью повышения достоверности функциоцирования, оно содержит Формирователь адреса, второй и третий сумматоры, блок сравнения, третий и четвертый коммутаторы, выходы которыхподключены к информационным входамсоответственна первого и второго буФернЫх регистров, выходы которых подключены к информационным входам соответственно первого и второго блоковпамяти, выходы которых подключены соответственно, выход первого блокапамяти - к информационным гходам первого и второго входных регистров, выход второго блока памяти - к информационным входам третьего и четвертоговходных регистров, выходы кагарьхподключены соответственно к первому ивторому входам первого сумматора, выход которого подключен к первому информационному входу четвертого коммутатора и информационному входу второго регистра суммы, выход которогоподключен к первому входу блока сравнения и первому информационному входу второго коммутатора, выход которогоподключен к второму входу умцожителя,выходы первого и второго входных регистрав подключецы соответственно кпервому и второму входам второго суммаГара, выход которого подключен кпервому информационному входу третьего коммутатора и информационному входу первого регистра суммы, выход которого подключен к второму информационному входу второго коммутатора и12 ЗЗ 1 З аказ 2772/51 Тираж 671 Подписное роизв.-полигр. пр-тие, г. Ужгород, ул. Проектн второму входу блока сравнения, выходкоторого является выходом результатаустройства, первым информационным вхо.дом которого являются вторые информационные входы третьего и четвертогокоммутаторов, третьи инфо 1 уационныевходы которых подключены соответственно к выходу третьего буферного регистра и выходу третьего сумматора,первый и второй входы которого под Оключены к выходам соответственно первого и второго регистров произведений, информационный вход третьего буферного регистра соединен с третьиминформационным входом четвертого ком мутатора, четвертый информационнь 1 йвход которого является вторым информационным входом устройства, адресныевходы первого и второго блоков памяти подключены к выходу формирователяадреса, входы которого с первого попятый являются соответственно с первого по пятый тактовыми входами устройства, шестым тактовым входом которого являются тактовые входы первогои третьего входных регистров, тактовые входы второго и четвертого входных регистров являются седьмым такто -вым входом устройства, восьмым тактовым входом которого являются тактовыевходы первого и второго регистровсумм и первого и второго регистроввесовых функций, управляющие входыпервого и второго коммутаторов являются соответственно девятым и десятымтактовыми входами устройства, одиннадцатым и двенадцатым тактовыми входами которого являются тактовые входы соответственно первого и второгорегистров произведений, тактовый входгретьего буферного регистра являетсятринадцатым тактовым входам утсройства, четырнадцатым и пятнадцатым тактовыми входами которого являются соответственно первый и второй управляющие входы третьего и четвертогокоммутаторов, тактовые входы первогои второго буферных регистров являются шестнадцатым тактовым входом устройства, семнадцатым тактовым входомкоторого являются управляющие входыпервого и второго блоков памяти.