Устройство обнаружения ошибок балансного кода

303 1 1026Изобретение относится к технике связи и предназначено для использомнияпри передаче и приеме цифровых сигналов, кодированных балансным кодом счислом уровней, большим или равнымтрем.Известно устройство для обнаруженияошибок биполярного кода, которое имеетпоследовательно соединенные между собой элемент задержки, сумматор, детектор и формирователь1 Э,Устройство не обнаруживает ошибкив коде, обусловленные пропаданием импульсов, и применимо только для кодовс чередующейся полярностью импульсов. 15Также известно устройство для обнаружения ошибок балансного кода по превьппению текущей цифровой суммы (ТБС),которое содержит взвешиватель, формирователь и последовательно соединенные 20между собой сумматор, второй формирователь и блок ИЛИ, при этом вход первого формирователя подключен к входувторого формирователя, а выход - к второму входу блока ИЛИ, а входы сумматора подключены к выходам взвешивате-ля и выходу устройства 2 1.Устройство-прототип неточно обнаруживает ошибки вследствие того, чтообратная связь в устройстве запрещаетизменение ТБС на сумматоре (накопительном конденсаторе) в момент выявления ошибки. Кроме того, устройствоимеет недостаточную помехозащищенностьпотому, что определение ТБС происходитв аналогово 9 форме на накопительномконденсаторе, следомтельно, достоверность обнаружения ошибок на выходеформирователей по уровню срабатыванияневелика,40Бель изобретения - повышение точности обнаружения ошибок и помехозащищенности устройства.Поставленная цель достигается тем,что в устройство обнаружения ошибокбалансного кода, содержащее взвешиватель, первый формирователь и последовательно соединенные между собой первый)сумматор, второй формирователь и блокИЛИ, при этом вход первого формирователя подключен к входу второго формиро 50вателя, а выход - к второму входу блока ИЛИ, дополнительно между взвешивателем и первым сумматором введеныпоследомтельно соединенные между собой первый регистр второй сумматор,второй вход которого соединен с выходом взвешивателя, и второй регистр,также введены между входом тактовой истоты подключенным к тактовому входу первого регистра, и вторым входом первого сумматора соединенные последовательно целитель частоты на два и третий регистр, при этом выход делителя частоты на два соединен с тактовым входом второго регистра, один из установочных входов третьего регистра под ключен к выходу первого второй - к выходу второго формирователя, а его информационный вход соединен с выходом первого сумматора.При таком исполнении устройстм по вышается точность обнаружения ошибок потому, что введение третьего регистра как элемента памяти в цепь обратной связи устройства допускает превышение значения ТБС на выходе первого сумматора, а принудительная установка третьего регистра сигналом с выхода односго из формирователей в ближайшее максимально допустимое положительное или отрицательное значение ГБС осуществляет поправку ТБС на выходе третьего регистра на величину обнаруженной ошибки, тем самым подготавливая устройство в целом к обнаружению любой очередной ошибки. Кроме того,повышается помехозащищенность устройства вследствие введения между взвешивателем и первым сумматором первого регистра, второго сумматора и второго регистра,.а также делителя частоты на два, что обеспечива- ет формирование ТЦС на выходе первого сумматора в цифровой форме, причем на входы последнего поступают сигналы в двоичном коде и расширенные на два тактовых интервала частоты следомния посылок входного сигнала.На чертеже изображена структурная схема устройства обнаружения ошибок балансного .кода с числом уровней, большим или равным трем.Устройство обнаружения ошибок балансного кода содержит взвешиватель 1, первый сумматор 2, два формирователя 3 и 4, блок ИЛИ 5, первый регистр 6 второй сумматор 7, второй и третий регистры 8 и 9 и делитель 10 частоты. на два.Каждый символ входного сигнала преобразуется во взвешивателе 1 в двоичное кодовое слово, соответствующее весу принятого символа. Сигнал с выхода взвешивателя и задержанный сигнал на один период тактовой частоты с выхода первого регистра 6 поступают на входы второго сумматора 7. На выходе последнего формируется цифровая сумма, сооч3 1026303 4 ветствующая суммарному фвесуф очеред- ного сигнала первого сумматора 2 пуного и предыдущего символов входного тем задержки на третьем регистре 9. сигнала. На выходе делителя 10 часто- При возникновении сшибки во входном ты на два,формируется сигнал тактовой сигнале наступает момент, когда сигнал частоты для работы остальной части уст-на выходе первого сумматора 2 превысит ройства. При этом на выходе второго одно иэ граничных значений, а на выходе регистра 8 формируется сигнал, пред- одного иэ формирователей сформируется ставшпощий собой последовательность сигнал фОшибкаф, который. установит назначений фвесовф пар символов входного выходе третьего регистра 9 ближайшее сигнала, затянутых на длительность так граничное значение ТЦС. тового интервала сигнала. Для вычисления ТБС на первом сумматоре 2 про-Если во входном сигнале сформироисходит арифметическое сложение оче-, валась серия однополярных ошибочных редного символа с предыдущим эначени- символов, то и: на выходе будет сфорем ТБС, который формируется из выход мирована серия сигналов об ошибке.Составитель И. ДягельРедактор А. Ворович Техред О. Неце Корректор Т. ОгарЗаказ 4576/49, Тираж 936 . Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5 филиал ППП фПатентф, г. Ужгород, ул. Проектная, 4