Устройство для обнаружения ошибок цифрового сигнала

СОЮЗ СОВЕТСНИХОЗДЕарвйещСОУБЛИН 1 У 10 Ш Н ГОСУД АРСТНЕННИЙПО ДЕЛАМ ИЗОБРЕТЕН ИТЕТ ССС ОТНРЬГП РЕТ 33261 14.08 15.04 и.и.Луки 35 18-09 14 Лиференко,ов и В.Т. Хры(56 Н.О входкоммуустро ОПИСАНИЕ ИЗ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ 621.394.14(688.8)1. Заявка ФРГ Р 2522905, кл Ь 1/10, 1977 (прототип).(54) (57) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ЦИФРОВОГО СИГНИИ, содер жащее первый блок управления, выход которого подключен к первому входу накопителя, а также блок памяти, первый вход которого является первым входом устройства, о т л и ч а ю - ц е е с я тем, что, с целью повышения достоверности цифрового сигнала, введены первый и второй преобразователи, второй блок управления, дешифратор, коммутатор, блоки вццеления максимального и минимального кодой, выходы которых подключены к входам блока формирования сигнала ошибки, при этом выход первого преобразователя, вход которого соединен с пер.801012451 вым входом устройства, подключен квторому входу накопителя и к первымвходам блоков вццеления максимального и минимального кодов, к вторымвходам которых подключены первыйи второй выходы накопителя, третийи четвертый выходы которого подключены к первым входам первого и второго блоков управления, выход второго преобразователя подключен квторому входу первого блока управления и третьему входу блока выде"ления минимального кода, а вход .второго преобразователя объвдиненс третьим входом блока. выделениямаксимального кода и вторым входомвторого блока управления и являетсявторыч входом устройства, при этомвыход второго блока управления подключен к третьему входу накопителя,выходы которого подключены к входам дешифратора, выходы которогонепосредственно и через коммутаторподключены к второму и третьемуам блока памяти, а третий входтатора является третьим входомйства,Изобретение относится к технике.связи и может быть использовано вцифровых линиях связи для контролялийейного сигнала, передаваемого икодах В 1 РДМ 1 и СМХ .Извесно устройство для обнаружения ошибок цифрового сигнала, содержащее блок управления, выход которого подключен к первому входу накопи"теля, а также блок памяти, первыйвход которого является первым входом 1устройства 11.Однако известное устройство характеризуется недостаточной достоверностью цифрового сигнала.Цель изобретения - повышение достоверности цифрового сигнала.Поставленная цель достигаетсятем, что в устройство для обнаруженияошибок цифрового сигнала, содержащеепервый блок управления, выход которого подключен к первому входу накопителя, а также блок памяти, первыйвход которого является первым вхо,дом устройства, введены первый ивторой преобразователи, второй блокуправления, дешифратор, коммутатор,блоки выделения максимального и минимального кодов, выходы которыхподключены к входам блока формирования сигнала ошибки, при этом выходпервого преобразователя вход которого соединен с первым входом устройства, подключен к второму входунакопителя и к первым входам блоковвыделения максимального и минимального кодов, к вторым входам которых 35подключены первый и второй выходынакопителя, третий и четвертый выходы которого подключены к первымвходам первого и второго блоковуправления, выход второго преобразо Ователя подключен к второму входупервого блока управления и к третьему входу блока выделения минимального кода, а вход второго преобразователя объединен с третьим входом блока выделения максимальногокода и вторым входом второго блокауправления и является вторым входомустройства, при этом выход второгоблока управления подключен к третье-,му входу накопителя, выходы которогоподключены к входам дешифратора,выходы которого непосредственно ичерез коммутатор подключены к второмуи третьему входам блока памяти, атретий вход коммутатора являетсятретьим входом устройства.На фиг, 1 представлена структурная схема устройства для обнаружения ошибок цифрового сигнала; нафиг. 2 - временные диаграммы, иллюстрирующие работу устройства,Устройство для обнаружения ошибокцифрового сигнала содержит первыйпреобразователь 1, второй преобразователь 2, первый блок 3 управле 51ния, второй блок 4 управления накопи"тель 5, дешифратор б, коммутатор 7,блок 8 памяти, блок 9 выделениямаксимального кода, блок 10.выделения минимального кода, блок 11формирования сйгнала ошибки;1, 33, И - входы устройства.Обнаружение ошибки в цифровомсигнале основано на контроле наруа:зния закона максимальной суммы импульсов полутактовых интервалов. Для.кодов В 1 Г и ДМ 1 сумма импульсов влюбой момент времен не должна превышать величину "два", для кода СМ 1 максимальная сумма не превышаеттрех,Устройство работает следующийобразом,На вход 1 подается последователь"ность импульсов с частотой следования, равной двойной тактовой частоте (фиг, 2 б ), на вход й подаетсяинформационная последовательностьцифровых сигналов (фиг. 2 ю), С выхода первого преобразователя 1 навторой вход накопителя 5 поступаютимпульсы двойной тактовой частотыв инверсном виде, а на первый итретий входы накопителя 5 поступаютразрешающие сигналы. При наличииположительного потенциала на первомвходе накопителя 5 в ней происходитпроцесс сложения поступающих навторой вход импульсов. При наличииположительного потенциала на третьем входе накопителя 5 в нем идетобратный процесс - вычитание из записанной суммы импульсов, поступающих на третий вход Щ устройства.Итоги работы накопителя 5 отражаются на его выходах с первого по четвертый (Фиг, 2 с ид ). Дешифратор бпредназначен для определения состо"яния накопителя 5, в частности сиг-.нал на втором выходе (фиг.2 е) свидетельствует о наличии в накопителе 5 суммы, равной трем. Третий выход дешифратора б свидетельствуето наличии суммы, равной двум(фиг. 2 У). Первый выход дешифратораб свидетельствует о наличии нуля(фиг. 2), Вся эта информация поступает в блок памяти 8 для последующего анализа. На третий вход бло"ка 8 памяти поступает один из двухсигналов дешифратора б в зависимостиот состояния входа 1 П устройства,Приналичии положительного потенциалана входе Ю коммутатор 7 пропускаетсигнал со второго выхода дешифратора б, что соответствует анализу/кода СМ 1, При наличии отрицательногопотенцйала на входе ПГ коммутатор 7пропускает сигнал с третьего выхода дешифратора б, что соответствуетрежиму проверии кодов СМ 1 и В 1 Г,.С.Мигунова КорректорА, Ильин,Сосимохина: Техре Редактор С.Эаказ 2790/ 0 Тираж 675ИИПИ Гбсударственногопо делам изобретений и113035,Москва,.Ж,Подписноекомитета СССРоткрытийРаушская наб., д.4/5 Филиал ППП фПатентф, г. Ужгород, ул.1 Проектна мая сумма для проверяемого кода, блок 3 управления запрещает дальнейшее суммирование в накопителе 5, а второй блок 4 управления разрешает производить вычитание, которое возможно только при.изйенении потенциала входного сигнала на противоноложный (фиг 1 б).При достижении нулевого состояния в накопителе 5 происходит обратный процесс и теперь уже запрещается вы ,читание,и разрешается сложение. Кройе упраления накопителем 5 блок 8 памяти предоставляет .возможность блокам 9 н 10 вьщеления макисмального и минимального кодов определить превышение ми- .15 нимальной и максимальной суммы(фиг. 2 Ф М ). Сигналы о превышениисуммы являются сигналами о наличии.ошибок в контролируемом коде. Блок 11.формирования сигнала бшибки производит окончательное выделение общейошибки в контролируемом коде(фиг. 2 Р ),Изобретение разработано для волоконно-оптической линии связи прискорости передачи 8 Мбит/с и :34 Мбит/с.Устройство обеспечивает повиаение.достоверности цифрового сигнала засчет.повьааения стабильности контроЛяошибок в переходные периоды, вызванные перерывами связи и дрейфом пытающего напряжения,