Трехканальная резервированная микропроцессорная система

СООЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЕНИЯ ЛЬСТВУ КОМУ СБИ В(54) ТРЕХКАНАЛ НАЯ МИКРОПРО (57) .Изобретение ной технике и мо построении высо ных управляюц 1 и ния - расшир возможностей си дежности и конт 1 азюъЪ 63 , 4 Я ;Ь. ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОЛЛСТВО СССР, опублик. 1980. ЬНАЯ РЕЗЕРВИРОВАНЦЕССОРНАЯ СИСТЕМА относится к вычислительжет быть использовано при конадежных вычислительх систем. Цель изобретеение функциональных стемы, повышение ее наролепригодности. Система Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управляющих систем.Цель изобретения - расширение функциональных возможностей сисгемы, повышение ее надежности и контролепригодности.На фиг.1 приведена блок-схема предлагаемой системы; на фиг,2 - блок-схема блока памяти и внешнего сопряжения; на фиг,3 - блок-схема блока исправления информации; на фиг,4 - функциональная схема однозарядного узла исправления информации; на фиг.5 - функциональная схел 1 а узла управления; на фиг,б - функциональная схема таймера; на фиг,7 - функциональная схема узла приема прерываний; на фиг.8 - функциональная схема узла параллельного ввода-вывода; на фиг.9 - функциональная схема узла контроля; на фиг.10 -5 О1378287 А 1(5 И 5 С 06 Е 11/18, Н 05 К 10/00 содержит резервные каналы 1, содержащие микропроцессор 2, блок 3 исправления информации, блок памяти и внешнего сопря жения, элементы И 5 и б, триггеры 7 и 6, мажоритарный элемент 9. Блок 3 содержит однотипные одноразрядные узлы исправления информации, а блок памяти и внешнего сопряжения включает в себя оперативное запоминающее устройство, постоянное запоминающее устройство, регистр адреса, узел параллельного ввода-вывода, тайл 1 ер, узел приема прерываний, узел контроля, узел управления и узел ключей, Наличие в системе средств самоконтроля позволяет повысить надежность и контролепригодность, а наличие таймера и узла приема прерываний - применять систему в режиме реального времени. 5 з,п,ф-лы, 12 ил 3 табл. времен ная диаграмма работы с и стел ы в режиме чтения данных в микропроцессор; на фиг.11 - временная диаграмма работы системы в режиме записи данных, выдаваемых из микропроцессора; на фиг,12 - временная диаграмма работы микропроцессора в режиме прерывания.Система включает три однотипных резервных канала 1, каждый из которых содержит микропроцессор 2, блок 3 исправления информации, блок 4 палюти и внешнего сопряжения, элементы И 5 и б, триггеры 7 и 8, мажоритарный элемент 9, Блок 4 памяти и внешнего сопряжения имеет регистр 10 адреса, оперативное запоминающее устройство 11, постоянное запоминающее устройство 12, узел 13 параллельного овода- вывода, таймер 14, узел 15 приема прерываний, узел 16 контроля, узел 17 ключси и узел 18 управления, Блок 3 испраолен "о ин+ор 1378287 20только для тестируемых мажоритарных элементов, В регистрах 74 всех резервных каналов задаются нулевые значения разрядов Р 2,РЗ, чтс приводит к формированию сигна. ла ОШ=1 только в канале А лишь в этом канале формируется равенство кодов схемой 75 сравнения). Следовательно, только в этом канале производится инвертирование хода схемой 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, В результате на один из входов макоритарных элементов тестируемой схемы подано ложное значение сигнала, Если вследствие неисправности сигналы на двух входах мажоритарного элемента элементов) имеют лохное значение, это приводит к ложному состоянию вывода соответству 1 ощего элемента, что фиксируется при анализе счить,ваемой из узла информации, Гутем установки других значений ГаззядОв Р 2,Р 3 в регистре 74 пгюизводится формирование единичных значений сигнала ОШ 1 в резервнь 1 х каналах В и С. Полное тестирование рассматриваемой схемы глакоритарных элементов осу цествляется в результате засылки в узлы 3 тестовых вОздействий и анализа реакций при единичных значениях сигнала ОШ 1 последовательно во всех резервных ка 1 алах, 1 естирование схемы мажоритарных элементов, связанной с выходом схемы 69, производится аналггично при УРЛОВ=О, УМОГ=1,;начшл 1 е ГТ:=-1 Обе.печивает в узле 5 приема прерываний передачу через комглутатар 51 ода Вф 5-0), т.е, позволяет имитировать сигналы прерывания, устанавливая соотвг-.тствуощие значения разрядов регистра 68 в узле 13, Тестирование схем узла 15 (кроме мажоритарных элементов) производится путем записи в регистр 68 тестовь,х воздействий и анализа реакций. формируемых схемами рассматриваемого узла, При этом сигнал УМОП=-и в каждом резервном канале через схему 53 макори- тарных элементов передается код с выхода регистра 52, Тестирование мажоритарных элементов производится аналогично тому, как это Осуществляется при тестировании узла 13, В данном случае УМОП.=О, УМОВ=1.При тестировании таймера с помощью сигнала В К 15, значение которого задается в результате записи информации в соответствующий газряд регистра 68, имитируются сигналы меток времени, Принцип тестирования данного узла аналогичен тестированию узлов 13 и 15,9. Восстановление синхронной работы микропроцессооов.В процессе работы системы возможны сбои в микропроцессоре одного из резервных каналов, которые приводят к тому, что 5 10 15 20 25 30 35 40 4 50 последовательность формируемых на выходах этого микропроцессора сигналов отлична от последовательностей сигналов, формируемых остальными микропроцессорами, В результате имеет место рассогласование сигналов ДЧТ-А, ДЧТ-В, ДЧТ-С, которое приводит в соответствующем резервном канале к формированию сигналов С=1 и ПЗ=О в узле 18 контроля и переводу микропроцессора в неработоспособное состояние,Процедура восстановления синхронной работы микропроцессоров производится с определенной периодичностью и начинается с установки, сигнала ПВ=1 в узле 16 путем записи соответствующего кода в регистр 74, Этот сигнал подается в узел 18 контроля, где по его переднему фронту формируется импульс, Обеспечивающий сброс в "0" соответствующих триггеров и формирование нулевых значений сигналов СПП 1 и СПП 2. В результате на входы всех микропроцессооов подаются нулевые значения сигналов П 1 и 2 и, как следствие, произведена начальная установка схем микропроцессоров. Одновременно начинается отсчет импульсов в счетчике 35, Когда старший разряд счетчика переходит в единичное состояние, происходит изменение состояния одного из триггеров, подсоединенных к выходу счетчика, и установка единичного значения сигналов СПП 1 и П 1. При переходе старшего разряда счетчика в ноль переклочается второй триггер и возвращаются в единичное состояние сигналы СПП 2 и П 2, Указанные выше изменения сигналов П 1, П 2 аналогичны их изменениям при процедуре начального пуска, вследствие чего микропроцессоры начинают синхронно работать (см, п.1), К моменту пуска сигналы ПЗ на входах всех микропроцессоров имеют единичное значение.Режимы начального пуска и восстановления синхронной работы микропроцессоров различаются на программном уровне путем анализа состояния разряда Р 1 регистра 74 при начальном пуске он имеет нулевое значение).Данная система обладает следующими преимуществами по сравнению с известными системами,1, Расширены функциональные возможности системы в результате введения в ее состав узла приема прерываний и таймера. Без этих узлов невозможно построение эффективных цифровых управляющих систем работающих в режиме реального времени, поскольку алгоритмы управления обьектами, как правило, требуот отсчета заданных временных интервалов и предусматривают возможность реагирования на внешние со 1378287 2250 55 бытия, недетерминированные во времени (им соответствуот сигналы прерывания). В предлагаемой системе обеспечена синхронность работы резервных каналов этих узлов резервирования,2, Повышена надежность системы за счет введения мажоритарных элементов в цепи управляющих сигналов, которые обеспечивают выполнение процедур обмена информацией между микропроцессорами и ячейками памяти, программно-доступными регистрами по магистрали АД; введения исправляющих слоев мажоритарных элементов в узел параллельного ввода-вывода, узел приема прерываний, таймер; резервирования логических схем, предназначенных для контроля исправности аппаратуры системы; введения в состав системы аппаратных средств, с помощью которых путем выполнения с определенной периодичностью процедуры восстановления синхронной работы микропроцессоров производится восстановление нормального функционирования микропроцессора е отдельном резервном канале после выхода его из синхронизма в результате сбоя.3. Значительно повышена контролепригодность системы в результате введения в ее состав аппаратных средств, обеспечивающих автоматическое выполнение алгоритмов самоконтроля системы (автоматическое тестирование) с высокой точностью локализации места неисправности, Действительно, за счет введения в систему схем фиксации рассогласования данных на магистралях АД резервных каналов и схем передачи формируемых ими кодов рассогласования в микропроцессоры, обеспечена возмокность обнаружения неисправностей в отдельных каналах функциональных узлов с точностью до логических цепей, соответствующих отдельным разрядам магистрали АД (в том числе, обнаружение неисправностей в цепях передачи сигналов магистрали АД из одного резервного канала в другие). В системе обеспечен полный самоконтроль постоянного ЗУ, оперативного ЗУ, самоконтролем охвачены все логические схемы узлов параллельного ввода-вывода, приема прерываний, таймера (за исключением входных коммутаторов, которые контролируотся частично), Почти полностью контролируются микропроцессоры. Самоконтролем охвачены также аппаратные средства, обеспечивающие проведение тестирования, в том числе схемы фиксации рассогласования в блоке 3 исправления информации.Наличие в системе эффективных средств самоконтроля позволяет аетомати 10 15 20 25 90 35 40 45 зираедть процесс контроля испрде асти аппаратуры системы е условиях производства и эксплуатации, Высокая точность локализации места неисправности сакрдщдст сроки проведения наладочных рабат пои производстве аппаратуры, ее восстановления е условиях эксплуатации. Эта удешевляет производство и эксплуатдцис системы,Формула изобретения 1, Трехканальная резерв раеанндя микропроцессорная система, содержащая в каждом резервном канале микропроцессор, блок исправления информации, блок памяти и внешнего сопряжения, причем выход микропроцессора соединен с первым входам блока памяти и внешнега сапрякения, первый выход которого падклсчен к входу микропроцессора, информационный ехадвыход микропроцессора каждого резеренс - га канала соединен с одним из ехадсе первой группы информационных гхсдае блоков исправления информации всех резервных кдндлае, информационный ехадвыход блока памяти и внешнего сопряжения подключен к одному их входов второй группы информационных входое б оков исправления информации всех резервных каналов, а тл и ч д ю щ а я с я тем, что. с целью расширения функциональных возможностей, повышения надежности и кантрслепригсдности системы, какдый резервный канал содержиг первый и второй триггеры, первый и второй элементы И, ма. жоритарный элемент, псичем управляющий вход блока исправления и; формации соединен с вторым выходом бгска памяти и внее- него сопряжения, второй и третий входы которого псдклочены к выходам блока испргеления информации, входы первого элсмента И соединены с ехадсм резервного канала и третьим выходам блока памяти и внешнего сопряжения, входы етарсга элемента И подключены к входу резервного канала и четвертому выходу блока памяти и внешнего сопряжения, выход первого элемента И соединен с информационным вхсдам первого триггера, выход которого соединен с входами мажоритарных элементов всех резервных каналов, ьыхад второго элемента И соединен с входам микропроцессора, выход мажоритарного элемента падклсчен к информационному входу второго триггера, выход которого соединен с входом микропроцессора, упрделясщие входы первого и второго триггеров соединены с четвертым входом блока памяти и внешнего сопряжения, входам микропроцессора и входам данного резеренсга кандла, пятыи, шестой и седьмаи ехсд., Олокд пагляти и вяешнегс сопряжения осе,:;ньены5 10 15 20 25 30 35 40 45 50 55 с Входами резервного канала, пятый выход блока паеляти и внец)него сопряжения под,:(л)очен к выходу резервного канала, шестой Выход блока памяти и внешнего сопря)кения каждого резервного канала связан с Входами блоков памЯти и Внешн 8 ГО сопрЯ- женил Всех резервных каналов, восьмые входы блоков памяти и внешнего сопряжения рез 81 эвкых каналов яВля 1 отся Входами двухразрядкьо( кодов номеров резервных КЯНЯГ 1 ОВ,2, Систееля по и, 4, О т л и ч а ю щ а Я с Я тем, что блок памяти и Внешнего сопря)кения содержит оперативное запоминающее устройство, постоянное запоминяющее устройство, регистр адреса, узел парагг)елького Ввода-вывода, .гаймер, узел приема прерываний, узел контроля, узел управлеНИ У гЛ хе)лс:й и Р 5 ЧВЕ ИНфОР ЛВЦИОНЫИ Вхо 4-ВыхОД блока сг)единен с ВхОДами-Выходами оперативного ЗУ, узла параллельного вво/а-вь)г 4 ода, таймера, узла приема и ре рыВакий, узла контроля, с информационными Выходс)ми посто 51 КНОГО ЗУ и узла клк)чей, с ик(4 эорИВ 1 ионныел ВхОдОм регистра адреса,выход регистра ароеса подключен к адрес-. кыь, Входам Опе)ятивкОГО 3) постоянноГО ЗУ, 5 езла пяралг 18 льного ввода-вьвода, та 44- МЕРВ,;4 ЗЛВ ПРИВМа ПГЭЕРЫВЯН 1 Й, УЗЛа КОНТ- эОл 51, 5 эзлл )гправлееИГ 1, управляющии ВхОд регистра адреса связан с первым выходом узла управления, втО)эОЙ ВыхОд которого г 1 одкл,оче. к управля Ощим входам операплв 1 ого ЗУ, постоянно.о ЗУ, узла парал; ельного ввода-Вь 4 одя, таймера, узла иэиемя Г 1 реоывякий и узла кон 1 роля, а третий выход - к управгяеощему Входу узла кгО(еи, выход уз)а контроля под(леочек к входам узла приема прерывания, таймера, Чэс 1 Я ПЯГ 5 ОЛЛЕЛЬНОГО ВВОДа-ВЫВОДа И УЗЛа УП- ряв/48 е 1 л 54, Вход котороГО соединен с Выходами таймера и уэлс Г 1 риема преры Ва к ИЙ, выходы и входы для мах(оритярных связей узла управления, узла параллельного ввода- вывода, таймера, узла приема прерываний подключены к шестому выходу и входам блока, второй, третий и восьмой входы которого соединены с входами узла контроля, второй вывод - с выходами узла управления и узла контроля, перьый, третий и четвертый выходы - с входами узла управления, а пер- ВыЙ и ч 8 т 138 ртый ВхОды - с Входами узлами управления.3, Система по П,1, о т л и ч я ю щ а я с я тем, что блок исправления информации содерх(ит однотипные одноразрядные узлы исправления информации, причем к управляеощему входу блока подключены соответственно первье-четвертые входы узлов, к перг 4 ому выходу блока подключены первыетретьи выходы с 4 лгналов рассогласования узгов, к второму выходу - четвертье-шестые выходы рассогласования узлов, первая группа информационных входов подключена к первым информационным входам-выходам, первым и вторым информационным входам узлов, а Вторая группа информационных входов бл(эка соединена с вторыми информационными входамл-выходами, трстьим и четвертым информационными входами узлов,4. Система по пп, и 3, о т л и ч а о щ ая с я тем, что однозарядный узел исправления иформации содержит первый и второй мажоритарные элементы, первый и второй 1(Л 10 ЧИ, ШЕСТЬ ОДНОТИПНЫ)(,СХЕМ фиКСВЦИИ рассогласования и иквертор, сема фиксации рассогласования содер)кит триггер, элемент ИЛИ и элемент ИСКЛЮЧАЮЩЕГ ИЛИ, иЗичем к ропмациокЫЙ вхОД 1 р 14 ггеря подклеочен к выходу элемента ИЛИ, Входы котороГО связаны с Вьходом элемента ИСКЛ 10 ЧАЮЩГЕ ИЛИ и выходом триггера первь 4 е входы элеелентов ИСКЛ 4 ОЧАОЩЕЕ ИЛИ гервой, второй и третьей схем фиксации ОассОГласования связаны с Входами первОГО ела)кор 1 лтареО О %181 лента, Выход КОтог)ОГО ПОДКЛЮЧВН К ИнфОРМВЦИОННОМУ входу первого клОча и к Втооым Входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первой, второй и третьей схем флксации рассоГласОВания, Г 18 рвы 8 уравг 54 ю 1 цие входы триггеров которых обьединены и подключены ( первому Входу узла, а выходы связаны с 418 Эвым, вторым и треть 4 лм вь 1 ходаели сиГ" налОВ рассОГласова)1 и 54 узла, пе(эвые Входы элементов И С КЛ НАУЧАЮ ЩЕ Е ИЛ И четвер- ТОЙ, ПЯтОй, ШЕСтОй СХЕМ фИ 1(СаЦИИ РаССОГЛасования связаны с входами второго мажорИтарного элемента, зыход которого п(эдкл 1 оче 4 к информационному входу вто-. рого клОча и к вторым входам элементов ИСКЛОЧАЮЦЕЕ ИЛИ четвертой, пятой и шестой схем фсации рассо)ласовакия, первые упрявляощие входы триггеров которых соединены с четвертым входом узла, а выходы - с четвер 1 ым.шестьил выходами сиГналов рассОГласования узла, первыЙ вход первого мажоритарного элемента Обьединсн с выходом второе.о ключа и подкл)очен к П 84 эвому информа(41 О 444 оелу Входу-выходу узла, а его второй и третий входы подключены к первому и второму иформационным входам узла, первый вход второго мажоритарного элемента Обьединен с выходом первого клеоча и подкл)очен к второму информационному входу-выходу узла, а его Второй и третий входы одклОчены к третьему и четв 8 ргому Лн(4)ормэционным ВхоДам 5/зля, В 10 рые уп 4 эавл 511 оши 8 Входы Всех триг 25 1378207геров обьединены и подключены к третьему входу узла, четвертый вход которого связан с управляющим входом второо ключа и входом инвертора, выход которого подключен к управляющему входу первого ключа,5. Система по пп,1 и 2, о т л и ч а ю щ ая с я тем, что узел управления содержит триггеры, мажоритарные элементы, элементы И, ИЛИ, НЕ, элементы ИЛИ-НЕ, схему мажоритарных элементов, регистр, счетчик, причем входы первого, третьего, четвертого, восьмого триггеров, входы первого элемента ИЛИ-НЕ, первый вход второго элемента ИЛИ-НЕ и первый вход четырнадцатого элемента ИЛИ подключены к входу узла, адресный вход которого соединен с входами третьего, четвертого, пятого и шестого элементов И, входы четвертого элемента ИЛИ и регистра подключены к входу узла, выход первого триггера через первый мажоритарный элемент соединен с входом второго триггера, выход которого подключен к входу синхронизации седьмого триггера, выход первого элемента ИЛИ-НЕ через второй мажоритарный элемент связан с выходом узла, входы третьего элемента ИЛИ подключены к выходам третьего и четвертого триггеров, а выход соединен с первым входом второго элемента И, выход которого через третий мажоритарный элемент связан с входом пятого триггера, выход пятого триггера подключен к входу шестого триггера, выход которого связан с входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИНЕ, а выход связан с входом седьмого триггера, выход пятого элемента И связан с входом третьего элемента И и подключен к входу первого элемента Н Е, выход которого подключен к входу четвертого элемента И, входы шестого-одиннадцатого элементов И соединены с выходами регистра, первого, третьего, четвертого, пятого и восьмого триггеров, третьего и четвертого элементов И, второго элемента НЕ, третьего э емента ИЛИ, а выходы подключены к входам схемы мажоритарных элементов, выходы которой соединены с выходами узла, выход четвертого элемента ИЛИ подключен к входу девятого триггера, выход которого через четвертый мажоритарный элемент соединен с входом десятого триггера, выход второго триггера обьединен с первым входом второго элемента ИЛИ и подключен к первому выходу узла, выход четвертого триггера связан с вторым входом второго элемента ИЛИ, выход которого соединен с выходом узла, выходы пятого, седьмого, де 40 гистр, схему сравнения, коммутаторы, де 45 50 55 5 10 15 20 25 30 35 сятого и четырнадцатого тригге ов подклю. чены к выходу уэлд, входы синхре.:; здции первого-шестого, восьмого-оди н,",:; од т его и четырнадцатого триггеров, д также с етный вход счетчика соединен г, входом узла, второй вход второго элемента ИЛИ-НЕ обьединен с входом одиннадцатого триггера, первым входом двенадцатого элемента И и подключен к входу узла, выход одиннадцатого триггера связан с вторым входом двенадцатого элемента И, выход которого соединен с управляющими входами двенадцатогоо и тринадцатого три геров, выход вгорого элемента ИЛИ-НЕ подключен к входам двенадцатого-четырнадцатогориггеров и схемы мажоритарных элементов, выход счетчика связан с входом двенадцатого триггера и через третий элемент НЕ с входом тринадцатого триггера, вход которого обьединен с выходом двенадцатого триггера и подключен к выходу узла, а выход обьединен с входом счетчика, первым входом четырнадцатого элемента И и подключен к выходу узла, второй и третий входы тринадцатого элемента И через четвертый и пятый инверторы подключены к входам узла, выход четырнадцатого триггера связди с входом четырнадцатого элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, вход четырнадцатого триггера связан с выходом пятого элемента ИЛИ, второй вход которого подключены с выходу тринадцатого элемента И, входы макоритарных элементов и схемы мажоритарных элементов подключены к шестому выходу и входам для мажоритарных связей узла,б. Система по пп,1 и 2, о тл и ч а ю щ дя с я тем, что узел контроля содержит решифратор, схему ключей, элементы И, ИЛИ, ИЛИ-НЕ, причем информационные гходы первого и второго колмутаторов связаны с входами узла, а их управляющие входы подключены к выходу дешифрдторд, входы которого соединены с выходами элементов ИЛИ, выходы первого и второго колмутаторов связаны с входами третьего коммутатора, выход которого подклюцен к информационному входу выходного коммутатора, к адресному входу подсоединены входы первого и второго элементов ИЛИНЕ, третьего, восьмого, десятого, одиннадцатого, двенадцатого элементов И, управляющий вход третьего коммутатора. входы третьего элемента ИЛИ- Е, -,ее.:того, десятого, двенадцатого и триндлцдтого элементов И, схемы срдвиеия подкллэ еиы к входу узла, выходы второго и г рьеи зементов ИЛИ-НЕ соединены с е.,едал"и:".,сь1378287 Таблица 1 Та бл ица 3 Примого, девятого, одиннадцатого и тринадцатого элементов И, выходы элементов И с восьмого по десятый подключены к входам первого элемента ИЛИ, .выходы элементов И с одиннадцатого по тринадцатый связаны 5 с входами второго элемента ИЛИ, вход-выход узла подключен к входу регистра и выходу схемы ключей, информационный вход которого связан с выходом выходного коммутатора, а управляющий вход подключен к 1 О выходу первого элемента И, к информационному входу выходного коммутатора подсоединен выход регистра, а управляющий вход связан с выходом третьего элемента И, к управляющему входу узла подключены 15 входы первого и второго элементов И, управляющий вход регистра, выход первого элемента ИЛИ-НЕ объединены с входами первого и второго элементов И, выходы регистра связаны с выходами узла, с входами 20 схемы сравнения, четвертого, пятого и седьмого элементов И, выход четвертого элемента И .объединен с входом шестого элемента И и подключен к выходу узла, выход схемы сравнения связан с входом шес того элемента И, выход которого подключен к выходу узла, выходы пятого и седьмогоэлементов И соединены с выходами узла.мации содержит однотипные одноразрядные узлы 19 исправления информации, каждый из которых включает мажоритарный элемент 20, ключ 21, мажоритарный элемент 22, ключ 23 и однотипные схемы 24 фиксации рассогласования. Каждая схема фиксации рассогласования имеет триггер 25, элемент ИЛИ 26, элемент ИСКЛЮЧАЮШ Е Е ИЛ И 27, В состав одноразрядного узла 19 входит также элемент НЕ 28.Узел 18 управления содержит триггеры 29, элементы И 30, элементы ИЛИ 31, элементы НЕ 32, мажоритарные элементы 33, элемент ИЛИ-НЕ 34, счетчик 35, схему 36 мажоритарных элементов и регистр 37,Таймер 14 содержит счетчик 38, регистр 39 уставки, схему 40 сравнения, буферный регистр 41, выходной коммутатор 42, схему 43 ключей, входной коммутатор 44, мажоритарный элемент 45, триггеры 46, элементы И 47, элементы ИЛИ 48, элементы НЕ 49 и схему 50 ключей,Узел 15 приема прерываний имеет входной коммутатор 51, первый регистр 52, схему 53 мажоритарных элементов, второй регистр 54 и однотипные логические схемы 55, каждая из которых содержит входной триггер 56, элемент И 57, выходной триггер 58. Узел 15 также содержит регистр 59 маски, выходной коммутатор 60, первую схему 61 ключей, схему 62 ключей, элементы И 63, элементы ИЛИ 64 и триггер 65,Узел 13 параллельного овода-вывода содержит входной коммутатор 66, схемы 67 мажоритарных элементов, регистр 68, схему 69 элементов ИСКЛОЧАЮЩЕЕ ИЛИ, выходной коммутатор 70, схему 71 ключей, элементы И 72 и элемент НЕ 73,Узел 16 контроля включает в себя регистр 74, схему 75 сравнения, элементы И 76, первый коммутатор 77, второй коммутатор 78, третий коммутатор 79, дешифратор 80, выходной коммутатор 81, схему 82 ключей, элементы ИЛИ-НЕ 83 и элементы ИЛИ 84,Система состоит из трех однотипных резервных каналов А, В и С.Каждый канал содержит микропроцессор 2, обеспечивающий преобразование информации и информационное взаимодействие между составными частями системы. Блок 4 памяти и внешнего сопряжения обеспечивает хранение программ и данных, используемых микропроцессором, С помощью этого блока обеспечивается также прием в систему 16-разрядного двоичного кодаК(15-О). выдача кода ВК(15-0), прием сигналов прерывания СПР 1 - СПР 16, счет реального премени и отсчет временных интервалое с использованием сигнала метки времени СМВ. Информационное взаимодействие между микропроцессором и блоком 4 производится по 16-разряднойдвунаправленной магистрали АД, в сечение5 которой включен блок 3 исправления информации. Блоки 3 всех резервных каналовсвязаны между собой мажоритарными связями, что обеспечивает работоспособностьсистемы при отказах, возникающих в от"0 дельных каналах. Ми кроп роцессор и блок 4связаны друг с другом управляющими сигналами, обеспечивающими выполнениеследующих процедур обмена информациеймежду ними: чтение из блока 4 в микропро 15 цессор данных па заданному адресу; записьв блок 4 из микропроцессора данных позаданному адресу; прием в микропроцессориз блока 4 адресов векторов прерывания.При выполнении первых двух процедур20 магистраль АД работает в режиме разделения времени: сначала по ней передается кодадреса, а затем данные, Из блока 4 на управляющий вход блока 3 поступает сигнал, определяющий направление передачи25 информации по магистрали.Из блока 3 в блок 4 поступает диагностическая информация, которая свидетельствует о рассогласовании кодов адресов иданных, передаваемых по магистралям АД30 в различных резервных каналах. Эта информация может быть считана из блока 4 в микропроцессор для анализа,Резервные каналы системы работаютсинхронно. Синхронизация обеспечивается35 тактовыми импульсами ТИ-А,ТИ-В, ТИ-С,которые взаимно синхронны и синфазны.Пуск микропроцессора осуществляетсяс помощью двух сигналов; первый (П 1) обеспечивает.начальную установку схем микро 40 процессора, второй (П 2) производит пуск.Для обеспечения синхронного пуска всехмикропроцессоров в цепи формированиясигнала П 2 имеет мажоритарный элемент 9,включенный между двумя триггерами 7 и 8,"5 работающими по переднему фронту сигналов ТИ. Управление пуском-остановом микропроцессора может осуществляться спомощью сигналов, поступающих как свнешних входов системы (СУ 1, СУ 2), так и с50 выходов блока 4 (СПП 1, СПП 2), Для выполнения системой операций тестового контроля требуется различать резервные каналы.В связи с этим на один иэ входов блоков 4поданы индивидуальные коды номера кана 55 ла(НК-А, НК-В, НК-С),Блок 3 исправления информации состоит из шестнадцати однотипных одноразрядных узлов 19 исправления информации,Схема блока 3 соответствует резервному каналу А. Здесь использованы следующие1378287 Люка ааыдпни Рб И-Я дактор Л.Письман ектор О,К)ркавецка аз 544 Тираж ВНИИПИ Государственного комитета по изобре 113035, Москва, Ж, Рауш)оизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 ягя рггу СоставительТехред М.Морген Подписноеениям и открытиякая наб 4/5обозначения: Оь-А, Оь-В. Оь-С - 16-разрядные коды, передаваемые по участку магистрали АД от микропроцессора к блоку 3 в соответствующих резервных каналах; О-А, Оь-В, О-С - 16-разрядные коды, передаваемые по участку магистрали АД от блока 4 к блоку 3 в соответствующих резервных каналах: ЕПА(ЕПВ,ЕПС) - 16-разрядный код, который определяет разряды (разряд) кода О-А: (Оп-В, Ол-С), значения которых отличны от значений аналогичных разрядов (разряда) кодов Ол-В и О-С (Оп-А и Ол-С; Ол-А и Оп-В): ЕВА (ЕВВ, ЕВС) - 16-разрядный код, который определяет разряды (разряд) кода Оь-А, (Оь-В, Оь-С) значения которых отличны от значений аналогичных разрядов (разряда) кодов Оь-В и Оь-С (Оь-А и Оь-С; Оь-А и О-В), Каждому одноразрядному узлу 19 соответствует один из разрядов указанных кодов. Управляющие сигналы ДЧТ, ВВОД, УТР и УСТК поступают на входы всех узлов 19,Узел 19 обеспечивает двунаправленную передачу одноразрядной информации. При этом производится исправление информации в результате анализа значений аналогичной информации в других резервных каналах.Функциональная схема узла 19 соответствует резервному каналу А. Двунаправленная передача информации производится между внешними полюсами узла, соответствующими сигналами д ь - А и д и-А. Двунаправленный режим работы реализуется с помощью ключей 21. и 23, При единичном значении управляющего сигнала на входе ключа обеспечивается электрическая связь входа ключа с его выходом; при нулевом значении управляющего сигнала эта связь разорвана. Наличие в схеме элемента НЕ 28 обеспечивает взаимно инверсные управляющие сигналы ключей. Направление передачи информации определяется состоянием сигнала ВВОД. Мажоритарные элементы 20 и 22 обеспечивают исправление передаваемой информации. К каждому из мажоритарных элементов подключены схемы 24 фиксации рассогласования, с помощью которых определяется отличие состояния выхода мажоритарного элемента от состояний его входов, Например, схема 24, подключенная к выходу мажоритарного элемента 22 и к его входу ды-А вырабатывает единичное значение сигнала е; -А,если значения сигнала бы-А и сигнала на выходе элемента 22 различны. Рассогласование фиксируется схемой ИСКЛЮЧАЮЩЕЕ ИЛИ 27. сигнал с выхода которой по переднему фронту управляющего сигнала УТР заносится в триг 15 20 30 35 текущего времени и.отсчет временных ин 40 50 55 5 10 гер 25. Элемент ИЛИ 26 включен в схему таким образом, что обеспечивает сохранение единичного состояния триггера 25 в случае, если единичное значение сигнала на выходе элемента 27 сменяется нулевым значением, Возврат триггеров 25 в нулевое состояние возможен только при подаче единичного значения сигнала УСТ-к, Пряем информации в триггеры схем 24, связанных с мажоритарным элементом 20, производится по переднему фронту сигна 1 а ДЧ 1,В блоке памяти и внешнего сопряжения (см. фиг.2) к магистрали АД подключены регистр 10 адреса, оперативное ЗУ 11, постоянное ЗУ 12, узел 13 параллельного ввода-вывода, таймер 14, узел 15 приема прерываний и узел 17 ключей. С помощью сигнала ЗГ 1 А в адресной фазе процедуры чтения-записи в регистр 10 заносится адрес ячейки памяти или программно доступного регистра, которые участвуют в обмене. На входы оперативного ЗУ 11 поступают код адреса, признак ВВОД, определяющий режим работы (чтение-запись) и сигнал ОБР 2,обеспечивающий запись или выдачу данных, На входы постоянного ЗУ 12 поданы код адреса и сигнал обращения ОБР 1, С помощью узла 13 параллельного ввода-вывода производится считывание в микропроцессор через магистраль АД состояния кода ПК(15-О) и выдача из системы кода ВК(15-0), пересылаемого иэ микропроцессора по магистрали АД. Таймер 14 обеспечивает счет тервалов с использованием сигналов меток времени СМВ. Через магистраль АД в таймер заносятся временные уставки, считываются значения текущего времени, а также передается в микропроцессор соответствующий адрес вектора прерывания, Сигнал ТПР 2 сигнализирует об окончании отсчета временной уставки. В узел 15 приема пре, рываний поступают сигналы СГ 1 Р 1 - СПР 16,Сигнал ТПР 1 на выходе этого узла сигналпзирует о наличии запроса (запросов) прерывания на его входе, По магистрали АД выдается из узла адрес вектора прерывания и слово состояния требований прерывания.Узел 16 контроля формирует признаки, используемые при тестировании узлов 13- 15 (ОШ, ПТ, УМОВ, УМОП), и признак ПВ, используемый для запуска процедуры восстановления синхронной работы л 1 ккропроцессоров. На входы узла 16 подзк 1 тся 16-разрядные коды ЕПА, ЕПВ, ЕПС, ЕВА, ЕВВ, ЕВС из блока 3. Эти коды пл л;рт. пстрали АД могут быть считаны в л;пе:рс,прсц -сор. На вод узла 16 подан тал -:,р г -,; и; м,рзрезервного канала НК, 1378287Для обеспечения информационного обмена мекду микропроцессором и программно-доступным регистром узлов 13 - 16 в них подаются адреса с выхода регистра 10 и следующие сигналы из узла 18 управления; сигнал УСТ, обеспечивающий начальную установку триггеров и регистров узлов; сигнал ЗПВУ записи информации в программно- доступные регистры; сигнал ЧТВУ чтения информации из программно-доступных регистров; сигнал ВВОД, используемый для буферизации данных, выдаваемых в магистраль АД, тактовые импульсы ТИ, ТИ; сиГнзлы РПР 1, РПР 2, обеспечивающие выдачу адресов векторов прерывания из узлов 14 И 15,Для обеспечения тестирования узлов 14 и 15 в первый из них подается си нал ВК 15, а во второй - сигналы ВК 15-0).Узел 17 ключей предназначен для выдачи в маГистраль АД начального адреса НА) при пуске системы. Выдача производится при единичном значении сигнала В НА.Регистр0 содержит 15-разрядный код адреса А 14 - О), с помощью которого производится адресация ячеек памяти и програмно-доступных регистров, Разряд А 14 соответствует старшему разряду магистрали АД. При А 14=-0 адресуются ячейки постоянного ЗУ 12; при А 14=А 13 А 12:=1 Г 1 ро раммно-доступные регистры узлов 13 - 15, остде 1 ьные значения адресов соответстгрот оперативному,: У 11,На вход узла 18 управления из микроГероцессора постепаот: сиГнзл ОБМ, фиксирующий начало процедур адресного чтения и записи: сигнал 1-П сопровождения операции чтения начального адреса в микропроцессор при пуске сис;емы сиГнзл ДЧТ сзп 1 эовокдения операции чтения данных в микропроцессор; сигнал ДЗП сопровождения операции записи; сигнал УСТ-П начальной установки; сигнал Г 1 РР разрешения чтения адреса векторя поерывяния в микро" процессор,Из узла 18 в микропроцессор выдаются, сигнал О ГВ-А, фи 1 сирующий окончание адресной фазы в процедуре обмена; сигнал ОТВ-Д, оповещающий микропроцессор о приеме выдаваемой им информации либо о подаче информации на его вход; сигнал ЗПР запроса прерывания; сигнал ПЗ запрета работы микропроцессора.Функциональная схема узла 18 содержит логические элементы И 30, ИЛИ 31, НЕ 32, И.ПИ-НЕ 34 и триггеры 29 синхронизации, обеспечивающие формирование управляющих сигналов и соблюдение необходимых временных соотношений между ними, С цее 1 ью повышение надехно 3"101520 сти в цепи выработки сигналов управления включены мажоритарные элементы 33 и схема мажоритарного элемента 36.Сигнал ЗПА формируется на основе сигнала ОБМ с помощью логической схемы, содержащей два триггера синхронизации и мажоритарный элемент. Сигнал ОТВ-А вырабатывается на выходе триггера, который устанавливается в ноль по заднему фронту сигнала ЗПА и возвращается в единичное состояние при установке в ноль сигнала ОТВ-Д, Сигналы ОБР 1, ОБР 2, ЗПВУ, ЧТВУ, РПР 1, РПР 2, ВНА, УТР, ЗПР, УСТ вырабатываются в соответствии с выражениями: ОБР 1=ЧТА 14ОБМОТВ - Д;ОБР 2=-ЧЗ А 14 А 13А 12 ОБМ ОТВ-Д; ЗПВУ=-ЗП А 14 А 13 А 12 ОБМ ОТВ-Д; ЧТВУ ЧТ А 14 А 13 А 12 ОБМ ОТВД; РПР 1=ПРР ТПР 1 ОТВ-Д;РПР 2=ПРР ТПР 1 ТПР 2 ОТВ-Д 1 ВНА=ДЧТ Ч НП;УТР=-ЗП Ч ЗПА;ЗПР=ТПР 1 Ч ТПР 2;25УСТ=УСТ. - П Ч ПВ;где ЧТ и ЗП - сигнал на инверсных выходах триггеров, принимающих сигналы ДЧТ и ДЗП соответственно; ОБМ - сигнал на ин версном выходе триггера, принимающегосигнал ОБМ; ЧЗ=ЧТ Ч ЗП; ПВ - признак с выхода узла 16 контроля; ТГ 1 Р 1, ТПР 2 - сигналы на выходе регистра 37.Сигнал ВВОД соответствует сдвинуто му во времени сигналу ДЧТ. Сигналы СПП иСПП 2 вырабатываются на выходах триггеров. входы синхронизации которых управляются сигналом с выхода счетчика 35,. На входы установки в единицу этих триггеров 40 подан сигнал УСТ, на входы установки вноль - импульсный сигнал, формируемый по переднему фронта признака ПВ. Сигнал Г 13 вырабатывается триггером, установка в единицу которого производится в результате 45 формирования единичного значения сигнала С, определяемого выражениемС=-ДЧТ-А ДЧТ-В ДЧТ-С.Это выражение соответствует резервному каналу А, выракения для других кана лов имеют аналогичный вид,Функциональная схема таймера (см.фиг,6) содержит входной коммутатор 44, на выход которого передается либо сигнал метки времени СМВ (при ПТ=О), либо сигналВК 15 (при ПТ=1 в режиме тестирования), Сигнал с выхода коммутатора 44 через цепь, содеркащую триггеры 46 и мажоритарный элемент 45, подается нз счетный вход 16- разрядного счетчика 38. Триггеры связаны с элементом 45 таким образом, что обеспечи 1378287 105 10 20 25 30 35 40 45 50 55 нается синхронность подачи импульсов на счетные входы счетчиков но всех резервных разрядах, При значении сигнала УМОП=О элемент 45 реализует функциюголосования по принципу "2 или 3"; при УМОП=1 на выход этого элемента передается сигнал СИ с выхода триггера, Информационные входы счетчика 38 и регистра 39 уставки связаны с магистралью АД, что обеспечивает возможность записи в них данных по сигналам ЗГ 1 СЧ и ЗПРУ соответственно, При равенстве состояний счетчика и регистра уставки на выходе схемы 40 сравнения вырабатывается сигнал, обеспечивающий формирование единичного значения сигнала ТПР 2, Через выходной коммутатор 42 на вход первой схемы 43 ключей передается код либо с выхода регистра 39 (при АО=О), либо с выхода буферного регистра 41 (при А 0=1), При единичном значении сигнала ЧТТ данные с входа схемы 43 передаются в магистраль АД, Если сигнал ЧТВУ=1, состояние регистра 41 соответствует состоянию счетчика 38, В интервале времени, когда ЧТВУ=О, разрывается информационная связь между счетчиком и буферным регистром, что обеспечивает устойчивость считываемой в магистраль АД информации о состоянии счетчика (код в счетчике в этом интервале времени может изменяться в результате поступления сигнала на его счетный вход),Сигналы ЧТТ, ЗПРУ, ЗПСЧ вырабатываются в соответствии с выражениями:ЧТТ=АЧ АЗ ЧТВУЗПРУ=-АЧЯЗ АОЗПВУЗПСЧ=АЧ АЗ и АО ЗПВУгде АЧ, АЗ и АО - сигналы, соответствующие разрядам кода адреса и поступающие с выхода регистра 10 адреса.Если сигнал РПР 2=1, то обеспечивается выдача в магистраль АД кода адреса вектора прерывания АВПР 2 через вторую схему 50 ключей. С помощью цепи, содержащей два триггера 46 и элементы ИЛИ 48, обеспечивается формирование импульса по заднему фронту сигнала РПР 2, который сбрасывает в ноль триггер, формирующий сигнал ТПР 2.Функциональная схема узла приема прерываний (см,фиг,7) содержит входной коммутатор 51, через который передаются либо сигналы прерывания СПР 1-СПР 16 (при ПТ=О), либо код ВК (15-0) (при ПТ=1 в режиме тестирования), Цепь, содержащая регистры 52 и 54 и схему 53 мажоритарных элементов, обеспечивает синхронную передачу сигналов прерывания на входы шестнадцати однотипных логических схем 55 во всех резервных каналах. При значении сигнала УМОП=О мажоритарные элементы схемы 53 работают в режиме г;,л, с":- ц:о принципу "2 из 3" при УМОП=1 н ге;, ст . 1 через схему 53 передается состоянн; ,ре- стра 52. На выходе регистра 51; ор:, руеся слово Р=Р 1 Р 14,РО. Сигнал нл выходе элемента И 57 схемы 55 имеет единичное зна. чение, если триггер 56 установлен в единицу, и имеют единичное значение сигналы гп; и Р; на входе схемы. Ес и сигнал ВВОД=-1, то значение сигнала на выходе триггера 58 определяется значением сигнала на выходе элемента 57, При ВВО,1 - -О информационная связь между элементом 57 и триггером 58 разрывается. Если сигнал ЧТПР=1 и триггер 58 установлен в "1", нырабатынается сигнал сброса в -0" триггера 56. Выходные триггеры 58 всех схем 55 образуют 16-разрядное слово ПР(15-О). Выходы схем 55 подключены к входам элемента ИЛИ 64, вследствие чего обеспечивается формирование сигнала ТПР 1. С помощью сигнала ЗПРМ обеспечивается занесение информации из магистрали АД в регистр 59 маски, на входе которого вырабатывается 16-разрядное слово М=ш асуп и,гпо. Через выходной коммутатор 60 передается либо слово М (при АО=-О), либо слово ПР (при А 0=1). При ЧТУПП=1 через первую схему 61 ключей в магистраль АД передается код с выхода коммутатора 60. При РГ 1 Р=.1 через вторую схему 62 ключей в магистраль АД передается адрес вектора прерывания АВПР 1. Сигналы ЧТУПП, ЗПРМ, ЧТПР вырабатываются в соответствии с выражениями:ЧТУПП=АЧ АЗ ЧТВУ,ЗПРМ=АЧ АЗ ЗПВУ,ЧТПР=АЧАЗАО ЧТВУ.По заднему фронту сигнала РПР 1 переходит в нулевое состояние триггер 65 и, как следствие, принимает нулевое значен е сигнал ТПР 1. При чтении в магистраль АД слона ПР(ЧТПР=1) на вход установки в единицутриггера 65 подается сигнал с выхода элемента ИЛИ 64,Функциональная схема узла параллельного ввода-вывода (см, фиг,8) содержит 16 разрядный регистр 68, в который сигналом ЗПРГ производится запись информации из магистрали АД, К выходу регистра подключена схема 69, образованная шестнадцатью элементами ИСКЛЮЧАЮЩЕЕ ИЛИ. Если сигнал ОШ=О, код на выходе схемы 69 соответствует коду на ее входе; при ОШсхема 69 инвертирует входной код. Если сигнал УМОВ=1, то через схему 67 мажори гарных элементов информация с выхода сх мы 69 персдается на выход узла; при УМОВ -О схема 67 реализует функцию голосован,я "2 из 3", Через входнои коммутатор 66 и;ре;,лет. ся либо код ПК(15-О) (при П 1 Л), л;о. ходВК(15-О)(при ПТ=-1 в режиме тестирования), Схемы 67 мажоритарных элементов идентичны. Через выходной коммутатор 70 передаются либо код с выхода схемы 69 (при АО=1), либо код с вода седы 67 (при АО=О), Через схему 71 ключей при значении сигнала ЧТУПВВ=1 производится выдача информации из узла. Сигналы ЧТУПВВ и ЗПРГ формируются в соответствии с выражениями;ЧТУПВВ=АЧ АЗЧТВУ,ЗПРГ=АЧ АЗ АОЗПВУ,Функциональная схема узла контроля (см. фиг.9) содержит коммутаторы 77 и 78, на входы которых поступают коды ЕПА. ЕПВ, ЕПС и ЕВА, ЕВБ, ГВС из блока 3 исправления информацил, Из фиг.1 следует, что к идентичным входам блоков 3 в разных резервных каналах подключены магистрали АД разных резервных каналов, Вместе с тем, резервные каналы и, следовательно, блоки 3 однотипны. Это приводит к тому, что каждый резервный канал характеризуется индивидуальным соответствием входов коммутаторов 77 и 78 подаваемым на них кодам рассогласования. Эти соответствич приведены в табл,1,Схема, приведенная на фиг,9, соответствует каналу А. Третий коммутатор 79 при значении сигнала А 2=0 передает на свой вьход код с выхода (оммутатора 77, при А 2.=1 - код с выхода коммутатора 78, Сигналь; управления коммутаторами 77 и 78 фор,мируются дешифратором 80, на вход которого подан управляющий код у 1 уо, При у 1 уо=00 на выходы коммутаторов передаются коды с первых входов, при у 1 уо - 01 - с вторых, при у 1 уп=10 - с третьих. Значения кодов рассогласования с входов коммутатооов 77 и 78 через коммутаторы 79 и 81 и схему 82 ключей передаются в магистраль АД. Очевидно, что во всех резервных каналах в магистраль АД из узла контооля должны выдаваться однотипные коды рассогласования (например - во всех каналах выдаются коды ЕВА), Между тем в разных резервных каналах эти коды поданы на разные входы коммутаторов 77 и 78, Указанное требование выполняется в результате формирования в каждом резервном канале индивидуальных значений управляющих кодов у 1 уо, Конкретный код рассогласования, передаваемый через коммутатор 77(78), задается разрядами А 1, АО адреса, Соответствие между адресными кодами А 1 АО и значения кодов у 1 уо для различных резервных каналов приведено в табл.2.На вход узла контроля в каждом резервном канале подано индивидуальное значение кода номера канала НК 1 НКО, причем35 50 5 10 15 20 25 каналу А соответствует код 00. каналу В - код 01, каналу С - код 10, Значения кодов у 1 уо в различных резервных каналах формируются в результате анализа значений кодов А 1 АО и НК 1 НКО. Соответствующие логические выражения имеют вид:у 1=А 1 Ч АО Н КО Ч Н К 1 Ч Н КО х х А 1 Ч НК 1 "АО,уо=А 1 Ч АОНК 1 Ч НК 1 Ч Н КО х х АО Ч НКО А 1.Регистр 74 информационным входом связан с магистралью АД. Запись информации в этот регистр производится сигналом ЗР, причем ЗР=АЧ Ч АЗ ЗПВУ, Гдиничное значение признака тестирования ПТ формируется в результате установки единичного значения сигналов Р 4 - Р 6 на выходе регистра 74. Утроение сигналов регистра выполнено с целью исключения формирования ложного значения указанного признака при сбоях триггеров регистра в штатном режиме работы. Выходные сигналы РО, Р 1 регистра 74 соответствуют сигналам УСТК и ПВ, Сигналы Р 2, РЗ поданы на входы схемы 75 сравнения, которая управляется также сигналами НКО, НК 1. Сигнал Ой=1 только при ПТ=1 и равенстве кодов РЗ,Р 2 и НК 1 НКО. Значения сигналов УМОВ и УМОП определяются состоянием разрядов регистра 74, причем УМОВ=Р 7 Р 9 и УМОП=Р 8 Р 9. Использование сигнала Р 9 снижает вероятность ложного формирования этих сигналов в штатном режиме работы системы.Через выходной коммутатор 81 информация с выхода регистра 74 передается приА 1=А 0=1, Схема 82 ключей обеспечивает выдачу ичформации из узла в магистраль АД,если сигнал ЧТУК=1(ЧТУК=АЧ Ч АЗ ЧТВУ).Система работает следующим образом.1, Начальный пуск системы,При нулевых значениях сигналов СУ 2-А;СУ 2-В, СУ 2-С и СУ 1-А, СУ 1-В; СУ 1-С на входах резервных каналов система вь ключена.Ее включение происходит в результате из-менения состояний указанных сигналов. При этом сначала переходят в единичное состояние сигналы СУ 1-А, СУ 1-В СУ 1-С (и, соответственно, сигналы П 1 на входах микропроцессоров), а затем сигналы СУ 2-А; СУ 2-В, СУ 2-С, вследствие чего синхронно устанавливаются единичные значения сигналов П 2 на входах микропроцессоров. Это обеспечивает синхронный переход в нулевое состояние сигналов ДТЧ и НП на выходах микропроцессоров всех резервныхканалов и формирование единичного значения сигнала ВНА на выходе узла 18 управлен ия (фиг,2), П ри указанном эначе ни исигнала ВНА производится выдача в магистраль ЛД кода адреса ячейки постоянного ЗУ(НА), в которой хранится адрес первой команды программы пуска системы.2. Чтение данных в микропроцессор из ячеек памяти программно-доступных регистров.Этому режиму работы соответствует временная диаграмма, представленная на фиг,10. Выполнение данной процедуры состоит из двух фаз: фазы выдачи из микропроцессора адреса ячейки памяти или программно-доступного регистра и фазы чтения данных.В фазе выдачи адреса на магистрали АД микропроцессором выставляется код адреса. На основе сигнала ОБМ узлом 18 управления вырабатывается единичное значение сигнала ЗПА, в результате чего код, установленный на магистрали АД, записывается в регистр 10 адреса, Переход в ноль сигнала ЗПА обусловливает формирование нулевого значения сигнала ОТВ-А, в результате чего микропроцессор снимает код адреса со своих выходов и вырабатывает нулевое значение сигнала ДЧТ. С этого начинается выполнение фазы чтения данных. Изменение сигнала ДЧТ вызывает формирование в узле 18 управления сигналов, с помощью которых считываемые в микропроцессор данные выставляются на магистрали АД. При этом устанавливается единичное значение сигнала ЧТ на выходе триггера 29, принимающего сигнал ДЧТ. Источник считываемой информации определяется в результате анализа логическими схемами узла 18 старших разрядов адреса, поступающих в этот узел с выхода регистра 10, Если А 14=А 13=А 12=1, то чтение производится из программно-доступного регистра одного из узлов 13 - 16. В этом случае формируется единичное значение сигнала ЧТВУ, поступающее во все указанные узлы, В узле, содержащем программно-доступный регистр, адрес которого соответствует коду на выходе регистра 10 это определяется логическими схемами узла путем анализа младших разрядов адреса, поступающих с выхода регистра 10), производится выдача содержимого этого регистра в магистраль АД.Если А 14=0, то узлом 18 вырабатывается единичное значение сигнала ОБР 1, обеспечивающее выдачу в магистраль АД содержимого ячейки постоянного ЗУ 12, адрес которой определяется кодом, поступающим в это ЗУ с выхода регистра 10,Если А 14=0 и разряды А 13, А 12 одновременно не установлены в единичное состояние, то узлом 18 вырабатывается единичное значение сигнала ОБР 2, обеспечивающее выдачу в магистраль АД содержимого ячейки оперативного ЗУ 11, адрес которой опре 2030355055 дается от микропроцессора к входу регистра 10. В фазе чтения сигнал ВВОД=О и данные передаются по магистрали АД через блок 3 к микропроцессору.3, Запись данных из микропроцессора в ячейки памяти программно-доступных регистров.Этому режиму работы системы соответствует временная диаграмма, представленная на фиг,11. Адресная фаза данной процедуры аналогична рассмотренной. Фаза записи начинается с установки микропроцессором за писываем ь 1 х да н н ы х намагистрали АД. Переход сигнала ДЗП на выходе микропроцессора из единично о состояния в нулевое вызывает формирование на выходе триггера 29 узла 18, принимающего этот сигнал, единичного значения сигнала ЗП, Если состояние старших ргзрлдоеадреса определяет обращение к программно-доступным регистрам, то узел 18 вырабатывает сигнал ЗПВУ, поступающий в узлы 13-16, В результате анализа младших разрядов адреса в указанных узлах на основе исигнала ЗПВУ формируется сигнал записи в программно-доступный регистр, адрес которого соответствует состолнию регистра 10. Это состояние старших разрлдоо адресаопределяет обращение к оперативному ЗУ 11, вырабатывается единичное значение сигнала ОБР 2,Переход сигнала ОТВ-Д в нулевое состояние влечет за собой возвращение к единичному значению сигнала ДЗП иокончание выполнения процедуры.4. Прием сигналов прерыванил.В этом режиме сигналы ПТ и УМОП,вырабатываемые узлом 16 контроля, имеютнулевое значение. Процедура прерыванияпо сигналам, поступающим на входы узла 15 приема прерываний, начинается при переходе одного или нескольких сигналов СП 1- СП 15 из нулевого состояния в единичное. Если прерывания по этим сигналам разрешены (соответствующие разряды регистра деляется кодом, поступающим с выход ре гистра 10. Значение сигнала ВВОД инверс.но по отношению к сигналу ЧТ,Единичные значения сигналов ЧТВУ, ОБР 1, ОБР 2 вырабатываются при нулевом значении сигнала ОТВ-Д, который формируется узлом 18 и подается на вход микропроцессора, Переход этого сигнала в ноль влечет за собой переход сигнала ДЧТ из нулевого состояния в единичное, приемданных в микропроцессор и завершениепроцедуры чтения. В адресной фазе ВВОД=1, вследствие, чего через мажоритарные элементы блока 3исправления информации код адреса пере 137828750 маски находятся в единичном состоянии), то триггеры 56 и 58 соответствующих логических схем 55 устанавливаются в "1", в результате чего вырабатывается единичное значение сигнала ТПР 1 на выходе узла 15, который поступает в.узел 18 управления и обеспечивает формирование нулевого значения сигнала ЗПР, поступающего в микропроцессор, По окончании выполнения очередной команды микропроцессор переходит в режим приема адреса вектора прерывания, При этом (см, фиг.12) переходит в нулевое состояние сначала сигнал ДЧТ, а затем сигнал ПРР, Сигнал ОБМ находится в единичном состоянии, что исключает ложное формирование сигналов управления на выходе узла 18, Нулевое значение ПРР обусловливает формирование единичного знацения сигнала РПР 1, который обеспечивает выдачу из узла 1. вектора прерыванияАВПР 1, Переход сигнала ОТВ-Д в нулевое состояние приводит к приему адреса вектора в микропроцессор и возврату в состояние "1" сигналов ДЧ и ПРР. По заднему фронту сигнала РПР 1 устанавливается в "0" триггер65, что влечет за собой переход в "1" сигнала ЗПР на входе микрог;роцессора. По принятому адресу вектора прерывания микропроцессор переходит к подпрограмме, сог;ержащей команду пересылки содержимого программно-доступного регистра, образованного триггерами 58 узла 15, в м,ропроцессор, Выполнение процедуры чтения укэзэн ного регистра сопровождается формированием в узле 15 единичного значения сигнала ЧТПР, что вызывает сброс в "О" триггеров 56 тех логических схем 55, триггерь 58 которых имеют единичное состояние. Таким образом, информация о требованиях прерывания передается в микропроцессор для анализа, а триггеры 58 па окончании процедуры чтения возвращаются в нулевое состояние, что обеспечивает однократную передачу отдельного требования прерывания в микропроцессор. Если во время выполнения процедуры чтения триггер 56 в схеме 55 в нескольких схемах 55) устанавливается в "1", то по окончании процедуры это приводит к установке в "1" соответствующих триггеров 58 и повторению процедуры отработки прерывания,5. Прием и выдача параллельного кода.В этом режиме разряды регистра 74 узла 16 контроля установлены в состояния, при которых си 1 налы ОШУМОВ=-УМОП=ПТ=:О.Выдаваемый параллельный код заносится в региср 68 в результате выполненияС помощью сигнала ЗПВУ в процедурезаписи данных из микропроцессора в регистр 39 производится запись значения временной установки, При переходе счетчика 38 в состояние, соответствующее содержимому оегистра 39, вырабатывается единичное значение сигнала на выходе схемы 40 сравнения и, как следствие этого, производится установка в единицу сигнала ТПР 2 О требования прерывания, Отработка процедуры прерывания, вызванной этим сигналом, осуществляется аналогично отработке прерывания по сигналу ТПР 1 (см. п.4), В результате формирования сигнала РПР 2=1 5 производится передача в микропроцессорадреса вектора прерывания АВПР 2. По заднему фронту этого сигнала вырабатывается одиночный импульс, обеспечивающий сброс в "О" триггера, формирующего сигнал ТПР 2. 5 10 15 20 3035405 процедуры записи данных из микропроцессора в программно-доступньй регистр, При этом формируется единичное значение сигнала ЗПРГ. Код с выхода регистра 68 через схему 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и схему 67 мажоритарных элементов передается на выход системы, не изменяя своего значения,Код ПК 15 - О) с входа системы передается через входной коммутатор 66 и схему 67 мажоритарных элементов на вход коммутатора 70, не изменяя своего значения. Он поступает в микропроцессор в результате выполнения процедуры цтения из программно-доступного регистра, При этом формируется единичное значения сигнала ЧТУПВВ.6. Счет реального времени и отсчет временных интервалов. Этот режим реализуется с помощью таймера 14, В данном случае сигнал ПТ=УМЛП=О, С помощью процедуры записи данных из МП в счетчик 38 заносится исходное значение реального времени, при этом формируется сигнал ЗПСЧ=", после чего в результате подачи сигналов метки времени на вход СМВ происходит непрерывное изменение состояния счетчика. Путем выполнения процедуры чтения буферного регистра 41 производится передача значения реального времени в микропроцессор, При этом вырабатывается сигнал ЧТТ=1 и сигнал ЧТВУ=О, вследствие чего регистр 41 отключается от счетчика, обеспечивая устойчивое сцитывание содержимого регистра в микропроцессор даже в случае, когда процедура чтения совпадает во времени с подачей импульса на сце гный вход счетчика.7. Тестирование микропроцессоров, оперативных ЗУ и постоянных ЗУ резервных каналов.Данная процедура выполняется с использованием аппаратных средств блоков 3 рассогласования и узлов 16 контроля резервных каналов системы. В начале процедуры тестирования отдельного узла путем выполнения двух операций записи в регистр 74 узлов 16 формируется единичное значение сигнала УСТК в каждом канале; при первой операции в разряд РО регистра заносится "1", при второй - "0", В результате производится установка в нулевое состояние всех триггеров в блоках 3 рассогласования.Вслед за этим на магистрали АД каждого канала выполняется последовательность операций записи данных из микропроцессора в оперативное ЗУ и чтения данных из ОЗУ и ПЗУ в микропроцессор, с помощью которых обеспечивается передача в тестируемый узел тестовых воздействий, снятие с тестируемого узла реакций на эти воздействия, формирование эталонных значений реакций, выполнение в микропроцессоре операций сравнения реакций с эталонными значениями, В результате реализации на программном уровне соответствующего алгоритма тестирования фиксируются отказы однотипных логических схем в двух резервных каналах. Наличие отказов в схемах тестируемых узлов отдельных резервных каналов определяется схемами фиксации рассогласования в блоках 3. Выполняя операции чтения кодов рассогласования ЕПА, ЕПВ, ЕПС, ЕВА, ЕВВ, ЕВС из узлов 16 и анализа их в микропроцессорах, можно определить место отказа с точностью до логической цепи узла отдельного резервного канала, определяющий значение сигнала на отдельной линии магистрали АД. Коды рассогласования позволяют определить, имело ли место рассогласование при передаче данных от микропроцессора или к нему,В качестве примера в табл,3 приведены состояния 1-го разряда кодов рассогласования ЕПА, ЕПВ, ЕПС в различных резервных каналах на разных этапах тестирования при наличии отказа (пример 1). После прохождения теста в 1-х разрядах кодов ЕПВ во всех резервных каналах устанавливаются "1".При считывании этих кодов в микропроцессоре зафиксировано наличие отказа в логической цепи канала В, соответствующей 1-му разряду магистрали АД,Пример 2 в таблице демонстрирует состояния кодов рассогласования при выполнении процедуры диагностирования неисправности в виде обрыва в цепи передачи сигнала АД из резервного канала В в канал А. В данном случае после прохожде 4045 5055 5 10 15 20 25 30 ния теста устанавливается в "1 -й разряд кода ЕПВ только в резервном канале А. При чтении кодов ЕПВ и последующем их анализе в микропроцессоре наличие неисправности зафиксировано, поскольку передача кодов в микропроцессор производится через слой мажоритарных элементов блоков 3 исправления информации. Вместе с тем, при передаче указанных кодов через блоки 3 фиксируется отличие значения 1-го разряда кода в канале А от значений аналагичнь х разрядов в остальных каналах, Теперь единичное значение имеют 1-е разрядь 1 кодов ЕПА во всех резервных разрядах. Производя считывание и анализ кодов ЕПА в микропроцессоре, можно зафиксировать наличие рассматриваемой неисправности.8, Тестирование узлов параллельного ввода-вывода, приема прерываний и таймера.Нэ время тестировзния данных узлов в регистре 74 узла 16 контроля устанавливаются единичные значения разрядов Р 4 - Рб, вследствие чего формируется значение сигнала ПТ=1, которое обеспечивает в узле 13 передачу через входной коммутатор 66 кода ВК(15-О). Таким образом, в этом узле обеспечена возможность в рассматриваемом режиме записи из микропроцессора в регистр 68 определенных кодов (тестовых воздействий) и чтения в микропроцессор ответных кодов (реакций узла), значения которых определяются как содержимым регистра 68,так и состоянием всех остальных логическихцепей узлаЛюбые неисправности в схемах узлаприводят к отличию значений ответньх кодов от известных эталонных значений. Эти отличия регистрируются микропроцессором (при наличии неи,прзвнастей одновременно в двух резерьных каналах) либо схемами фиксации рассогласования блока 3при наличии неисправности в отдельном канале). Мажоритарнь;е элементы по сваей функциональной сути скрывают одноканальные отказы, В связи с этим при тестировании всех схем узла, кроме мажоритарных элементов, формируются значения УМОВ=УМОП=1 путем записи в регистр 74 узла 16 соответствующего кода. При этом схемы 67 переходят в режим передачи на свои выходы информации только с того входа, который связан со схемами собственного резервного канала, Тестирование схемы мажоритарных элементов,связанной с выходом коммутатора бб, производится следующим образом; с помощью регистров 74 узлов 16 вырабатываются значения УМОВ=1, УМОП=О, т.е. режим голодания по принципу "2 иэ 3" устанавливается