Обнаружитель фазокодированных сигналов

1) 6 О 01 8 1/2 сийской Федераци и товарным знакам Комитетпо патент НИ Об 12 ОПИСАНИЕ ИЗ к авторскому свидетель. (56) Авторское свидетельство СССР Х 158810, кл. 6 018 1/24, 1989. Авторское свидетельство СССР Х 669873, кл, 6 018 1/24, 1977.(54) ОБНАРУЖИТЕЛЬ ФАЗОКОДИРОВАННЫХ СИГНАЛОВ(57) Использование: поиск сигналов радионавигационных .систем, Сущность изобретения: обнаружитель содержит отсчетный блок 1 накапливающий сумматор 2, декодирующий блок 3, анализирующий блок 4, два(19) ЯЗ (11) 1818985 (1 з) А 1 запоминающих блока 5, 8, два блока управления 6, 14, блок принятия решения 7, четыре коммутатора 9, 10,1, 12, вычислитель 13 и блок вывода 15. 1-2-3-4- 5-12-4-8-13-14-7-11-4-7-6-9-8-15; 6-7-14-9-2;6-10-3; 7-9; 7-10; 7-12; 6-14; 6-15; 7-15; 4-5;14-10; 14-11, Снижение вероятности ложных тревог сосгоит в том, что осуществляется анализ накопленных выборок но вспомогательному алгоритму не только для случая взаимно-, но и актокорреляционной функции на интервале + 7000 мкс относительно места обнаружения сигнала основным алгоритмом принятия решения, 4 ил.управления 6 (фиг. 8 в (2 триггеры 58 и 61 находятся в исходном состоянии, при котором на вторые входы элементов И 56 и 63 подаются соответственно разрешающий и запрещающий потенциалы. При выполнении условия (1) на входе блока принятия решения 7 появится сигнал, под влиянием спада которого формирователь 59 сформирует импульс запуска дополнительного блока управления 14. Этот же сигнал переведет триггер 58 в состояние О и установит начальное состояние триггеров 86, 70, 75, Т.о.следующий входной импульс блока принятия решения 7 не пройдет через элемент И 56, но пройдет через элемент И 60, а установленное состояние триггера 58 запретит продолжение работы блока управления 6 (см. фиг, 8 в (38 и разрешит прохождение через коммутаторы 9-11 сигналов от дополнительного блока управления 14, а через коммутатор 12 - сигнала с выхода первого запоминающего блока 5. Эти переключения переводят обнаружитель фазокодированных сигналов в режим работы по вспомогательному алгоритму, при котором в правой части выражения (1) используется число из первого запоминающего блока 5. Как следует из приведенного описания, в процессе работы основного алгоритма сюда при выполнении выражения (1) будет записана правая макси альная часть неравенств. Т,о.при работе вспомогательного алгоритма решение будет приниматься по результатам обработки фазокодировзнных сигналов с максимальной статистикой.Вспомогательный алгоритм работает последовательно во времени с четырьмя фазовыми кодами: сначала с фазовым кодом ведущей станции для нечетного периода фазового кода на области оперативного запоминающего устройства 28 от места выполнения основного алгоритма (этот адрес хранится во втором запоминающем блоке 8) до адреса оперативного запоминающего устройства 28, смещенного на Г(7000), Если на этом интервале вспомогательный алгоритм не выполнен, то анализ продолжается с фазовым кодом ведущей станции для четного периода на адресном пространстве плюс-минус Р(7000) относительно адреса во втором запоминающем блоке 8. Если и для этого фазового кода , условие вспомогательного алгоритма не выполнено, то анализ продолжается на том же адресном пространстве оперативного запоминающего устройства 28 с фазоеым кодом нечетного периода ведомой. При невыполнении вспомогательного алгоритма и в этом случае анализ повторяется для четного периода фазового кода ведомой, Если и в этом.69 е состояние О триггер 70, а через элемент И 74 в состояние О триггер 75, Приокончании анализа по вспомогательному алгоритму(признак - появление сигнала логической единицы на первом входе элемен 15 20 25 30 35 40 45 50 случае порог вспомогательного алгоритма не превышен, то принимается.решение об обнаружении сигнала ведущей станции с фазоеым кодом нечетного периода в ячейке оперативного запоминающего устройства 28, адрес которой находится ео втором запоминающем блоке 8, Если максимальная статистика окажется по адресу из указанного выше диапазона с фазоеым кодом ведущей нечетного или четного периода, топринимается решение об обнаружении ве-, дущей станции в ячейке по адресу во втором запоминающем блоке 8 с соответствующим фазовым кодом. Если максимальная статистика окажется при анализе с любым фззовым кодом ведомой, то принимается решение об обнаружении бокового пика езаимокорреляционной функции и обнару- житель фазокодированных сигналов возвращается к работе по основному алгоритму.При выполнении вспомогательного алгоритма на вход блока принятия решения 7 поступит сигнал, который через элемент И 60 установит триггер 61 в состояние О, По. сле окончания формирования по выражению(2) на вход формирователя 64 поступит сигнал. По нему сигнал с первого выхода формирователя 64 прочтет состояние триггера 61 через элемент И 63. а сигнал со второго выхода формирователя 64 вернет триггер 61 в исходное состояние, Если вспомогательный алгоритм обнаружил максимальную статистику при работе с нечетным периодом фазового кода ведущей, то состояниетриггеров 66, 70, 75 не изменится под действием сигнала от элемента И 63 по сравнению с исходным (после перехода к работе по вспомогательному алгоритму).Если вспомогательный алгоритм обнаружил максимальную статистику при работе с четным периодом фазового кода (при работе с этим фазовым кодом появится сигнал на первом входе элемента ИЛИ 68), то сигнал с элемента И 63 через элемент И 65 установит триггер 66 в состояние О, а через элемент И 71 е состояние О установит триггер 70, При обнаружении максимальной статистики в случае работы по вспомогательному алгоритму с любым фазовым кодом ведомой (признак - наличие сигнала логической единицы нз втором входе элемента ИЛИ 68) сигнал с выхода элемента И 63 установит через элемент И 65 е состояниета И 67) осуществляется опрос триггеров 66, 70, 75 через соответственно элементы И 67, И 72 и И 76, Появление сигнала на выходе элемента И 76 свидетельствует об обнаружении основным алгоритмом не основного пика взаимокорреляцинной функции и необходимости продолжения работы основного алгоритма, В этом случае блок принятия решения 7 возвращается в исходное состояние сигналом от элемента И 76 через элемент ИЛИ 57.Вычислитель 13 формирует указанные выше границы адресного пространства для работы вспомогательного алгоритма итранслирует данные второго запоминающего блока 38, Для этого на первые сигнальныевходы арифметико-логических устройств 77, 78 и выход вычислитель 13 подается сигнал от второго запоминающего блока. Сигналами на управляющих входах арифметико-логическое устройство 77 переводится в режим слежения, а 78 - в режим вычитания. На их вторые сигнальные входы подается код величины Р (7000). Благодаря такому включению на выходе арифметико-логического устройства 77 получается сигнал кода величины Амекс+ Е (7000), а на выходе арифметико-логического устройства 78 - величина Алекс - Г(7000).Блок управления 14 работает следующим образом (фиг, 11). После проведения всех начальных установок (1) дополнительный блок управления 14 ожидает сигнал от ф 59 в блоке принятия решения 7 (2). Припоявлении последнего (3) обеспечивает образование нового анализируемого адреса и начальные установки номера импульса пачки 1 и номера фазового кода К, для которого проводится анализ по вспомогательномуалгоритму (5) в соответствии с величинамии К подает текущее значение фазового кода на первый вход элемента И 36 в блоке декодирования 3, а в (б) подает сигнал на вход инвертора ЗЗ в блоке декодирования 3 и третий вход элемента ИЛИ 29 в накапливающем сумматоре 2. После получения текущего значения напряжения (2) осуществляется смена номера импульса пачки в (7). Дальнейшая работа дополнительного блока управления 14 до (22) совпадает с работой блока управления 6 на участке от(25) до (38). В (22) дополнительный блок управления 14 готовит адрес для анализа следующей позиции корреляционнойфункции. После проверки окончания работы вспомогательного алгоритма с данным фазовым кодом в установленной зоне адресов в (23) обеспечивается продолжение анализе с тем же фазовым кодом (переход в (16) или перехОд к анализу с фазовым кодом веду 10 15 20 25 30 351 40 45 Р (1 = -4)Р (1-4вк осн ВХ ВСПл 50 Р (1) = 1-Р (1) вк ксп вк всп где Рек осн"ет ( - -4) - веРоЯтность обнаРУжения сигнала в указанной точке основным алгоритмом:Рек есп"- вероятность обнаружения сигнала вспомогательным алгоритмом в точке-4(фиг. 1.4 г. щей в четном периоде (по цепи (24), (25, (26) или с фазовым кодом ведомой в нечетном периоде(по цепи (24), (27), (28), (29), (30 или с фазовым кодом ведомой в четном периоде (по цепи (24), (27), (32), (33), (29), (30. По окончании работы вспомогательного алгоритма выполяется генерация сигналов его завершения в (34), (35),Арифметико-логическое устройство 79 в блоке вывода 15 обеспечивает получение суммы сигнала Амекс (поступает на первый вход арифметико-логического устройства 79) с сигналом на втором входе арифметикологического устройства 79, который может принимать значение логического нуля при обнаружении ведущей станции в нечетном периоде фаэофого кода ведущей или значение = (Тп) при обнаружении ведущей станции в четном периоде фазового кода ведущей. Конкретное значение сигнала задает мультиплексор 80, для чего на его первые два входа поданы сигналы соответствующих кодов, а на третий вход - сигнал с выхода элемента И 67 в блоке принятия.решения 7, На второй вход элемента ИЛИ 81 поступает сигнал с выхода элемента И 72 в блоке принятия (решения 7. Исходное состояние триггера 82 0 задает импульс НУ от блока управления 6 (см. (2) на фиг, 8), Элемент ИЛИ 81 обеспечивает изменение исходного состояния триггера 82 при обна ружении сигнала ведущей станции в нечетном или четном периоде фазового кода ведущей.Как следует из приведенного описания обнаружитель фаэокодированных сигналов легко реализуется на элементах цифровой техники - ИМС серый 133, 134, 533 и им подобных, Возможна и программная реализация в ЭВМ.Технико-экономическим преимуществом предлагаемого устройства по сравнению с прототипом.является пониженная вероятность ложной тревоги. Действительно, вероятность ложной тревоги прототипа в точке" -4 (фиг, 14 г) определяется выра-жением Г(: 4)вк24 1818985 23 Г (1 = -4) вк Р1-Р (1 = О) всп ак х 1-Р 1 = О)ак Аналогичная величина для предлагаемого устройства определяется выражением Р-1- Р ;где Рвк осн ( -4) - вероятность обнаружения сигнала в указанной точке основным алгоритмом;Рвсп - вероятность обнаружения сигнала в любой из анализуемых точек вспомогательным алгоритмом, причемР = 1-Р (1 = -6)1-Р (1 = -2) всп вк вкх 1-Р (1 = 2)1-Р (1 = 4) хвк вкх 1-Р (1 = -6)1-Р (1 = -2) хак акх 1-Р(1 = 2)1-Р (1 = 6) хак ак гДе Рвкчет - веРОЯтноСть пРавильного пРинятия решения вспомогательным алгоритмом в соответствующей точке фиг. 14 г;Ре - вероятность правильного принятия решения вспомогательным алгоритмом в соответствующей точке фиг, 13 г;Ре"еч( = 0) - веРоЯтность пРавильного принятия решения вспомогательным алгоритмом в точке= О (фиг, 13 б).Формула изобретенияОБНАРУЖИТЕЛЬ ФАЗОКОДИРОВАННЫХ СИГНАЛОВ, содержащий последо. вательно соединенные отсчетный блок, вход которого является входом обнару- жителя, накапливающий сумматор, блок декодирования, анализирующий блок и первый запоминающий блок, выход блока управления соединен с управляющими входами отсчетного блока и блока принятия решения, выход которого соединен с входом блока управления, второй запоминающий блок, отльяающийся тем, что. с целью снижения вероятности ложных тревог, в него введены четыре коммутатора, блок вывода и последовательно включенные вычислитель и дополнительный блок управления, управляющие входы всех коммутаторов соединены с выходом блока принятия решения, первые сигнальные входы первого, второго и третьего коммутаторов соединены с выходом блока управления, первый сигнальный вход четверПри выводе этих выражений вероятность принятия решения о наличии сигнала на позициях с нулевым отношением сигнал/шум вспомогательным алгоритмом принималась равной нулю. В силу очевидного неравенст- ва 10 очевидно соотношениеГет( = -4)Рвк осн т 1 - Рвк" . (0 Я.При одинаковых основных алгоритмахчет четРвеличины15 Рвк всп и Рак ( 0)являются монотонными функциями отношения сигнал/шум (5, стр. 85), поэтому приодинаковых вспомогательных алгоритмахРвк всп Дубок вк( 4, го Ре"еч( - О) - г(р) ичет( ц)Р чет( Аналогичным образом мОжнд показать. справедливость утверждения об уменьше нии вероятности ложной тревоги в предлагаемом. устройстве по сравнению с прототипом для любого значения величиныиз фиг. 13, 14. Это объясняется тем, что в прототипе вспомогательный алгоритм всег да использует смешанные выборки, а впредлагаемом устройстве одна из выборок будет полностью принадлежать области сигнала с правильным фазовым декодированием (точка- 0 фиг. 13 б),35 того коммутатора является входомсигнала кода пороговой величины, а второй сигнальный вход соединен с выходом первого запоминающего блока, выход четвертого коммутатора соединен 40 с вторым сигнальным входом анализирующего блока, второй выход которого соединен с управляющими входами первого и второго запоминающих блоков и сигнальным входом блока принятия ре шения, командный вход которого соединен с выходом дополнительного блоке управления и вторыми сигналами входами первых трех коммутаторов, выход первого коммутатора соединен с управляющим входом накапливающего сумматора и сигнальным входом второго запоминающего блока, выход второго ком-.мутатора соединен с управляющим вхо дом блока декодирования. выход третьего коммутатора соединен с управляющим входом анализируемого блока, выход блока принятия решения соединен с командными входами допол-, нительного блока управления и блока1818985вывода, управляющие. входы которых к выходу второго запоминающего блока, подключены к выходу блока управления, а выход блока вывода является выхосигнальный вход блока вывода обьеди- дом обнаружителя фаэокодированйых нем с входом вычислителя и. подключен сигналов,Изобретение относится к области радионавигации и может найти применение припоиске сигналов радионавигационных систем типа ЛОРАН-С,Известно устройство обнаружения фазокодированных сигналов, содержащее последовательно соединенные отсчетныйблок, сумматор, накопитель, блок череспериодного декодирования, блок фазового декодирования и анализирующий блок, 10вторые входы которых соединены с выходом блока управления.Недостатком такого устройства является вероятность тревоги при частичном совпадении пачки сигналов системы ЛОРАН-С 15с пачкой стробов устройства обнаруженияфазокодированных сигналов.Для случая близко расположенных сигналов станций системы ЛОРАН-С этот недостаток устранен в устройстве опознавания 20сигналов, где после обнаружения сигналовкакой-либо станции ЛОРАН-С запрещаетсяанализ сигналов на участке 7000 мкс за местом обнаружения. Однако в случае больших задержек между сигналами станций это 25устройство теряет свою эффективность.В устройстве принятия решения в сйстеме поиска фазокодированных сигналовэтот недостаток устранен за счет накопления двух массивов фазокодированных выборок(с фазовым кодом ведущей станции ифаэовым кодом.ведомой станции) и их совместного анализа на выявление максимальной статистики с последующимисключением из дальнейшего анализа участка + 7000 мкс относительно максимальной статистики. Анализ в оставшихсяэлементах продолжается до принятия решения об обнаружении числа сигналов стан, ций ЛОРАН-С.40. Недостатками этого устройства являются потеря работоспособности при наличиидвух и более статистик одинаковой величины (вероятность чего растет по мере снижения уровня сигналов, т.е, для дальних 45станций ЛОРАН-С) и двухкратное возрастание обьема оперативной памяти для накопления выборок с двумя фазовыми кодами.В устройстве обнаружения фазокодированных сигналов; который выбран в качестве прототйпа, эти недостатки отсутствуют,Вход устройства (фиг, 2) подключен к доследовательно соедийенным отсчетному блоку1, накаплиаающему сумматору 2, блоку декодирования 3, анализйрующему блоку 4, 55первому запоминающему блоку 5, управляющие входы которых соединены с выходомблока управления 6, который соединен также с управляющими входами блока принятйя решения 7, второго запоминающего блока 8 и дополнительного анализирующего блока 83, Сигнальный вход последнего подан на выход блока декодирования 3, а выход - на сигнальный вход второго запоминающего блока 8 и командный вход блока принятия решения 7. Выход второго запоминающего блока 8 соединен со вторым сигнальным входом блока принятия решения 7, первый сигнальный вход которого подключен к выходу первого запоминающего блока 5, а выход - к входу блока управления 6 и выходу устройства. Сигнальный вход блока управления 6 соединен с выходом анализирующего блока 4,Работа устройства-прототипа происходит следующим образом,Входной сигнал стробируется во времени и преобразуется в отсчеты амплитуды в отсчетном блоке 1. Эти отсчеты, накапливаются в течение необходимого времени в накапливающем сумматоре 2, число ячеек которого равно числу дискретов поиска на периоде повторения фазового кода. После завершения накопления отсчетов для каждого дискрета поиска производится фазовое декодирование сигналов в блоке декодирования 3, Декодированные.выборочные значения сравниваются с порогом обнаружения сигнала по основному алгоритму принятия решения о наличии сигнала в анализирующем блоке 4, а в дополнительном анализирующем блоке 83 - по. вспомогательному алгоритму принятия решения о наличии сигнала, Обьем памяти обоих запоминающих блоков выбирается таким образом, чтобы результаты анализа для каждого дискрета поиска, хранимые в первом запоминающем блоке 5, дополнялисьданными о выполнении вспомогательного алгоритма принятия решения на соседних дискретах поиска отстоящих на + 7000 мкс относи- тельно указанного дискрета из второго запоминающего блока 8, Блок принятия решения 7 выносит решение о наличии сигнала только в случае невыполнения вспомогательного алгоритма на указанном интервале. Блок управления 6 обеспечивает синхронизацию работы всего устройства.Недостатком устройства-прототипа является повышенная вероятность ложных тревог. Для выявления этого недостатка рассмотрим вид автокорреляционной функции ведущей станции (фиг, 13) и взаимокорреляционной функции ведущей и ведомой станций (фиг, 14) системй ЛОРАН-С для известного модульного алгоритма обнаружения2 21 + 22Кзили.21 +2 22КЗ, (1)остааитель Ю. Васильехред М. Моргентал Корре Петров едактор Н, Коляд Тираж НПО "Поиск" Роспатента33035, Москва, Ж, Раушская наб., 4/5 Подписн Заказ 210 агарина, 10 тельский комбинат "Патент", г, Ужго Производствен Ьген , Иющей Гфффгфффщ ффффф аезрру зэк Сив ьм.АЖщейрг аюей вема йм а) (ьфмеавц 1 щнД Фамйе юЬ В1 е1(2) Рбок вкВек 0) Ос/Ош ЫП 3/2 о = 0,БАЕВ./о 1= -4,4 с щ с цв ГдЕ йе" (7(ао - дИСПЕрСИя ШуМЭ дЛя ОДНОГО выборочного значения;Ос - уровень сигнала в выборке, Поскольку соблюдаются соотношения /)осн)Обок вк/Эбок ак О)то вспомогательный алгоритм, всегда работая на боковых лепестках авто- или взаимо- корреляционной функции; имеет накопленные выборки 21 и 22 с пониженным накопленным отношением сигнэМ/шум, Погде ъ 1 (22) - накопленные значения декодированных выборок в первой (второй) квадратурах;211(221) - значение декодированной выборки в первой (второй) квадратурах;Й - объем выборки.Известно (5, стр. 121), что характеристи ки обнаружения алгоритма (1) мало отличаются от оптимального и, как для любого другого (5, стр. 85), вероятность правильного принятия решенйя этим алгоритмом уве. личивается с ростом отношения сигнал/шум в накопленных выборках. Оценим значение накопленного отношения сигнал/шум для основного лепестка автокорреляционной функции (точка= 0 на фиг. 13, Б) росн. максимального бокового лепестка автокорреляционной функции (тоски- -6, -2, 2, 6 на фиг. 13, г) Рбок вки максимального лепестка вэаимокорреляционной функции (точки-4, 4 на фиг, 14, Г) Рбок вк . В СилУ некОРРЕлиРОванноСти выборочных значений и аддитивного сложения напряжении сигнала и шума эти величины имеют значения/Ъсн Йак (0)Ос/ ОшКО /о = 4 В /ос а с шор (1) = В (1)У /о = %) /4 о =бок ак ах с в с в;с, Ое 25)/ЙО (у 1 = -61-2 е 2 юбус шо скольку же блок принятия решЕния 7 устройства-прототипа выносит решение о на-личии стенала только в случаеневыполнения вспомогательного алгорит 5 ма, а вероятность его невыполнения растетс понижением накопленного отношениясигнал/шум, то устройство-прототип характеризуется повышенной вероятностью )(ожных тревог.10 Целью изобретения является снижениевероятности ложных тревог,Поставленная задача достигается тем,что в обнаружитель фазокодированных сигналов, вход которого подключен к последо 15. вательно соединенным отсчетному блоку,накапливающему сумматору, блоку декодирования, анализирующему блоку и первомузапоминающему блоку, соединен с управляющими входами отсчетного блока выход20 блока управления и блока принятия решения, выход которого соединен со входомблока управления, второй запоминающийблок, дополнительно введены четыре коммутатора, блок вывода и последовательно25 включенные в вычислитель и дополнительный блок управления, управляющие входывсех коммутаторов соединены с выходомблока принятия решения, первые сигнальные входы первого, второго итретьего ком 30 мутаторов поданы на выход блокауправления, первый сигнальный вход четвертого коммутатора является входом сигнала кода пороговой величины, а второйсигнальный вход соединен с выходом пер 35 вого запоминающего блока, выход четвертого коммутатора соединен со вторымсигнальным входом анализирующего блока,второй выход которого соединен с управляющими входами первого и второго запоми 40 нающих блоков и сигнальным входом блокапринятия решения, командный вход которого соединен с выходом дополнительногоблока управления и вторыми сигнальнымивходами первых трех коммутаторов, выход45 первого коммутатора соединен с управляющим входом накапливающего сумматора исигнальным входом второго запоминающего блока, выход второго коммутатора - суправляющим входом блока декодирова 50 ния, выход третьего коммутатора - с управляющим входом анализирующего блока,Выход блока принятия решения соединен скомандными входами дополнительного блока управления и блока вывода, управляю 55 щие входы которых подключены к выходублока управления, сигнальный вход блокавывода объединен со входом вычислителя иподключен к выходу второго запоминающего блока. Выходом обнаружителя фаэокоди1818985 7рованных сигналов является выход блоке вывода,Сущность изобретения заключается в том, что при обнаружении сигнала по основному алгоритму осуществляется анализ накопленных выборок по вспомогательному алгоритму не только для случая взаймной, но и автокорреляционной функций на интервале + 7000 мкс относительно места обнаружения сигнала основным: алгоритмом принятия, решения. Благодаря этому при принятии решения основным алгоритмом о наличиисигнала на боковом лепесткеавтоили взвимокорреляционной функции вспомогательный алгоритм обязательно будет принимать решение о наличии сигнала на максимуме функции корреляции, для которой накопленное отношение сигнал/шум максимально, а следовательно, максимальна и вероятность правильного принятия решения, Это влечет снижение вероятности ложных тревог в предлагаемом устройстве. Нв фиг, 1 приведена структурная схема.обнаружителя фазокодированных сигналов;на фиг, 2 - устройство обнаружения фазокодированных сигналов; на фиг, 3 - 7 - структуры соответственно отсчетного блока 1,накапливающего сумматора 2, блока декодирования 3, анализирующего блока 4 ипервого запоминающего блока 5; на фиг. 8- алгоритм работы блока 6 управления; нафиг. 9 - структура блока 7 принятия решения; нв фиг. 10 - структура вычислителя 13;на фиг. 11 - алгоритм работы дополнительного блока 14 управления; на фиг. 12 -структура блока 15 вывода; на фиг; 13, 14 -необходимые графические материалы.На фиг, 1-7, 9, 10, 12 обозначено:1 - отсчетный блок (ОБ),2 - накапливающий сумматор (НС),3 - блок декодирования (БД),4 - анализирующий блок (АБ),5 - первый запоминающий блок (ПЗБ),6 - блок управления (БУ),7 - блок принятия решения (БПР),8 - второй запоминающий блок (ВЗБ),9 (10, 11, 12) - коммутатор первый (второй, третий, четвертый),13 вычислитель (В),14 - дополнительный блок управления(АЛУ),27 - регистр буферный (РБ),28 - устройство запоминающее опера 5 тивное (УЗО),29 - элемент ИЛИ,30 - арифметико-логическое устройство,31, 32 - регистр буферный,10 33 - элемент НЕ,34 - элемент И,35 - элемент ИЛИ,36 - элемент НЕ,37, 38 - элемент И,15 39 - элемент ИЛИ,40, 41 - элемент НЕ.42 - элемент И,43 - элемент НЕ,44, 45 - арифметико-логическое устрой 20 ство,46 - регистр (РГ),47 - схема сравнения (СС),48 - регистр,49 - мультиплексор (МПС),25 50 - элемент НЕ,51 - мультиплексор,52 - арифметико-логическое устройство,53 - схема сравнения,30 54 - элемент И,55 - регистр;56 - элемент И,57 - элемент ИЛИ,58 - триггер,35 59 - формирователь (ф),60 - элемент И,61 - триггер,62 - элемент ИЛИ, .63 - элемент И;40 64 - формирователь,65- элемент И,66 - триггер,67- элемент И,68, 69 - элемент ИЛИ,45 70 - триггер,:71, 72, 73, 74 - элемент И,75 - триггер,76- элемент И,77, 78, 79 - арифметико-логическое уст 50 ройство,80 - мультиплексор,81 - элемент ИЛИ,82 - триггер,83 - дополнительный анализирующий55 блок (ДАБ).Обнаружитель фазокодированных сигналов имеет вход, который подключен к по, следовательно соединенным отсчетномублоку 1, накапливающему сумматору 2, блокудекодирования 3, анализирующему блоку1818985 10 94 и первомузапоминающемублоку 5.Управ- ного алгоритма. Первый запоминающий ляющий вход отсчетного блока 1 соединен с блок 5 служит для хранения части выражевыходом блока управления 6, который сое- ния (1) при выполнении этого неравенства в динен также с управляющим входом блока процессе работы устройства по основному принятия решения 7, а выход последнего 5 алгоритму и аналогичной величины при раподключен ко входу блока управления 6, ботеустройства по вспомогательномуалго-" Обнаружитель фазокодираванных сигналов ритму. Блок управления 6 обеспечивает содержит также второй запоминающий синхронную работу обнаружителя фаэокоблок 8, четыре коммутатора 9-12, последо- дированных сигналов в процессе накоплевательно включенныевычислитель 13 и до ния выборок и работы по основному полнительный блок управления 14 и блок алгоРитму. Блок принятия решения 7 на освывода 16. Управляющие входы всех комму- . новании результатов работы по основному таторов соединены с выходом блока приня- и вспомогательному алгоритмам выносит тия решения 7. Первые сигнальные входы окончательное решение о наличии сигнала. первого 9, второго 10 и третьего 11 комму Второй запоминающий блок 8 обеспечивает таторов подключены к выходу блока управ-хранение номера ячейки накапливающего ления 6. На первый сигнальный вход сумматора 2,длякоторойвыполнялисьуслочетвертого коммутатора 12 подан код лоро-вия основного или вспомогательного алгоговой величины "КЗ" (см. выражение (1, ритмов. Все коммутаторы обеспечивают второй его сигнальный вход соединен с вы переход от работы по основному алгоритму ходом первогозапоминающегоблока 5. Вы- к работе по вспомогательному алгоритму и ход четвертого коммутатора 12 соединен со наоборот. Вычислитель 13 рассчитывает вторым сигнальным входом анализирующе-: значения границ, в пределах которых прового блока 4, Второй выход последнего соеди- . дится анализ вспомогательным алгоритмом, нен с управляющими входами первого 25 Дополнительный блок управления 14 обесблока 5 и второго блока 8 запоминающих:и печивает работу обнаружителя фазокодиросигнальным входом блока принятия реше: ванных сигналов в процессе работы ния 7. Командный вход последнего соеди.- вспомогательного алгоритма. Блок вывода нен с выходом дополнительного блока. 15 обеспечивает формирование выходного управления 14 и вторыми сйгнальнцми вхо сигнала обнаружителя фазокодированных дами лервцй трех коммутаторов 9-11, Вы- сигналов,ход первого коммутатора 9 соединен с Блок 1 отсчетный содержит (фиг. 3) злеуправляющим входом накапливающего сум-. - мент И 16, первый вход которого соединен матора 2 и сигнальным входом второго за- . с входом отсчетного блока 1, а выход - со поминающего блока 8, выход второго 35 входом ЯВИ-триггера 17. Первцй входэлекоммутатора 10 - с управляющим входоммента И 16 через НЕ 18 подключен к первоблокадекодирования 3,авыходкоммутато- му входу элемента И 19, выход которой ра 11 третьего - с управляющим входом . подан на вход й-триггера 17, Входотсчетноанализирующего блока 4. Выход блока при-го блока 1 соединен также с первым входом нятия решения 7 соединен скомандными 40 элементаИ 20,выходкоторойподключенко входами дополнительного блока управле- входу Б триггера 21, а вход й последнего - к ния 14 и блока вывода 15, управляющие выходуэлемента И 22, Первый входэлеменвходы которых подключены к выходу блока та И 22 подан на выход инвертора 18. Втоуправления 6. Сигнальный вход блока выво. рые входы элементов И 16, И 19, И 20, И 22 да 14 объединен со входом вычислителя 13 45 образуют вход управления, а выходы 0 и выходом второго запоминающего блока 8, триггеров 17, 21 - выход отсчетного блока 1. Выходом обнаружителя фазокодированнцх Накапливающий сумматор 2 (фиг, 4) сосигналов является выход блока вывода 15. держит элемент И 23, выход которого соедиОтсчетныйблок 1 производитформиро- .нен с первым входом элемента ИЛИ 24, вание квантовых по времени и амплитуде 50 второй вход которого соединен с выходом выборочных значений входногосигнала. За- элемента И 25. Первые входы элементов И тем квантованные выборки интегрируются 23, И 25 составляют вход накапливающего в соответствующей ячейке накапливающего сумматора 2. Выход элемента ИЛИ 24 соесумматора 2, Накопленные значения выбо- динен с первым сигнальным входом арифрокдекодируютсявсоответствиисфазовым 55 метико-логического устройства 26, начиная кодом блоком декодирования 3, где также с второго разряда. Первый разряд первого реализуется преобразование по выраже- сигнального входа арифметико-логического нию (2), Анализирующий блок 4 реализует устройства 26 соединен с источником напроверку в соотвеТствии с алгоритмом (1) пряжения уровня логической единицы, Вцкак для основного, так и для вспомогатель- ход арифметико-логического устройства 26через буферный регистр 27, опеРативное запоминающее устройство 28 соединен с вторым своим входом и выходом накапливающего сумматора 2. Управляющие входы арифметико-логического устройства 26, буферного регистра 27 оперативного запоминающего устройства 28 подключены к выходу элемента ИЛИ 29, первый вход которого соединен со вторым входом элемента И 23, второй вход - со вторым входом элемента И 25, Три входа элемента ИЛИ 29 и адресный вход оперативного запоминающего устройства 28 составляют вход управления накапливающего сумматора 2.Блок декодирования 3 (фиг. 5) содержит последовательно включенные арифметикологическое устройство 30, буферные регистры 31 и 32, причем выход последнего соединен с первым сигнальным входом арифметико-логического устройства 30 и выходом блока декодирования 3, Управляющие входы арифметико-логического устройства 30, буферного регистра 31 соединены через инвертор 33 с управляющим входом буферного регистра 32, Выход элемента И 34 соединен с первым входом элемента ИЛИ 35, на второй вход которого подан выход инвертора 36 через цепь первый вход - выход элемента И 37. Второй вход элемента И 34 соединен с выходом последовательно включенных элементов И 38 и ИЛИ 39 и через инвертор 40 - с вторым входом элемента И 37, Второй вход элемента ИЛИ 39 соединен с выходом инвертора 41 через элемент И 42, Второй вход последнего подан на выход инверторд 43, Выход элемента ИЛИ 35 соединен со входом переноса арифметико-логического устройства 30 и входом управления арифметико-логического устройства 44, выход которого соединен со вторым сигнальным входом арифметикологического устройства 30; а второй вход (соединенный с первым входом элемента И 34, входом инвертора 36, вторым входом элемента И 38 и входом инвертора 43) совместно с первым образуют вход блока декодирования 3, Первый вход элемента И 38 соединен со входом инвертора 41, Входы инверторов ЗЗ и 41 образуют. управляющий вход блока декодирования 3.Анализирующий блок 4 (фиг, 6) содержит последовательно включенные арифметико-логическое устройство 45, регистр 46 и схему сравнения 47, второй вход которой подключен к выходу арифметико-логического устройства 45 через регистр 48. Выход схемы сравнения 47 подан на первый вход мультиплексора 49 непосредственно, а на второй вход последнего - через инвертор 50. Первый и второй входы мультиплексора 49 соединены соответственно со вторым ипервым входами мультиплексора 51. Выходрегистра 46 соединен с первым сигнальнымвходом мультиплексора 49 и вторым сиг 5 нальными входом мультиплексора 51. Выход регистра 48 подан на второйсигнальный вход мультиплексора 49 и первый сигнальный вход мультиплексора 51,Выход мультиплексора 49 соединен со вто 10 рым выходом анализирующего блока 4 через последовательную цепь:арифметико-логическое устройство 52, схема сравнения 53, элемент И 54. Вторые. вхо.ды арифметико-логического устройства 52 и15 схемы сравнения 53 соединены соответственно с выходом мультиплексора 51 и сигнальным входом анализирующего блока 4,первый выход которого подключен к выходуарифметико-логического устройства 52,20 вход управления образован управляющимивходами регистров 48, 46 и вторым входомэлемента И 54. Управляющий вход и входпереноса арифметико-логического устройства 45 соединены и совместно с сигналь 25 ным входом последнего образуют входанализирующего блока 4;Первый (второй) запоминающий блок 5(8) содержит регистр 55 (фиг, 7), сигнальныевходы которого образуют вход первого за 30 поминающего блока 5, выход последнегообразуют сигнальные выходы того же регистра, Его управляющий вход подключен ковходу управления первого запоминающегоблока 5,35 Блок управления 6 работает в соответствии с алгоритмом, приведенным на фиг, 8,и формирует необходимые для реализацииосновного алгоритма сигналы,Блок принятия решения 7 содержит эле 40 менты, приведенные на фиг. 9. Сигнальныйвход блока принятия решения 7 подключенк первым входам элементов И 56 и 60, входуправления - первым входам элементовИЛИ 57 и 62, а командный вход образован45 входом формирователя 64, первым входомэлемента И 67(соединенным также с первыми входами элементов И 72 и 76), первым(соединенным с первым входом элемента И71) и вторым (соединенным с вторыми вхо 50 дами элементов И 73 и 74) входами элементаИЛИ 68. Выход блока принятия решения 7образован выходом формирователя 59 (соединенным с входами В триггера 58, 5 триггера 66, первым входом элемента ИЛИ 69 и55 В триггера 75), выходом 0 триггера 58 (соединен также со вторым входом элемента И60), выходами элементов И 67, 72 и 76 (соединен также с вторым входом элементаИЛИ 57), Выход 0 триггера 75 соединен совторым входом элемента И 76. Выход элемента И 56 соединен со входом формирователя 59, выход элемента ИЛИ 57 - с входом 8 триггера 58, выход 0 последнего - со вторым входом элемента И 56, выход элемента И 60 - со входом Я триггера 61, а выход элемента ИЛИ 62 - с входом й того же триггера. Выход О триггера 61 соединен с вторым входом элемента И 63, первый вход которого подан на первый выход формирователя 64, второй выход этого формирователя - нэ второй вход элемента ИЛИ 62, Выход элемента ИЛИ 63 подключен к вторым входом элементов И 65, 71 и первым входам элементов И 73, 74, а выход последнего - к входу 3 триггера 75. Выход элемента ИЛИ 68 соединен с первым входом элемента И 65, выход последнего - со входом В триггера 70. Вход 3 триггера 70 соединен с выходом элемента И 71, а выход 0 укаэанного триггера 70 - с вторым входом элемента И 72.Коммутаторы 9 - 12 представляют собой мультиплексоры, которые в зависимости от значения сигнала нэ управляющем входе, пропускают на выход сигнал с первого или второго сигнальных входов,Вычислитель 13 (фиг, 10) состоит из арифметико-логических устройств 77 и 78. Их первые сигнальные входы соединены между собой и со входом вычислителя 13, а выходы совместно с входом вычислителя 13 образуют выход последнего, На вторые сигнальные входы обоих арифметика-логических устройств подан код размера зоны, в которой будет работать вспомогательный алгоритм. На управляющий вход арифметико-логического устройства 77 подан код операции сложения, а эрифметико-логического устройства 78 - операции вычитания,Дополнительный блок управления 14 обеспечивает синхронизацию всех устройств обнаружения фазокодированных сигналов в процессе работы вспомогательного алгоритма в соответствии с алгоритмом, приведенным на фиг. 11,Блок вывода 15 (фиг, 12) содержит арифметико-логическое устройство 79, первый вход которого является сигнальным входом блока вывода 15; второй вход соединен с выходом мультиплексора 80, а третий (соединенный с третьим входом мультиплексора 80 и первым входом элемента ИЛИ 81) совместно со вторым входом элемента ИЛИ 81 образуют командный вход блока вывода 15. На первый вход мультиплексора 80 подан код периода повторения сигналов станций ЛОРАН-С, а на второй - код логического нуля. Выход элемента ИЛИ 81 соединен со входом 3 триггера 82, вход В которого явля 5 10 15 20 25 30 35 У 40 45 50 55 ется управляющим входом блока вывода 15, а выход 0 совместно с выходом арифметико-логического устройства 79 образуют выход блока вывода 15.Работа обнаружителя фазокодированных сигналов происходит следующим обра- зом.Входной сигнал обнаружителя фазокодированных сигналов поступает на вход отсчетного блока.1, т.е, на первые входы элементов И 16, 20 и вход инвертора 18, На вторые входы элементов И 16, 19 поступают узкие стробирующие импульсы с периодом повторения, равным величине дискрета поиска (например, длительностью 1 мкс с периодом 100 мкс), На вторые входы элементов И 20, 22 поступает последовательность стробирующих импульсов, аналогичная первой, но задержанная относительно нее на четверть периода несущей сигналов ЛОРАН-С. Следовательно на триггерах 17 и 21 образуются квадратурныв выборки, причем уровень логического нуля на выходах 0 этих триггеров соответствует случаю совпадения выборки сигнала со стробом (положительные выборки), а уровень логической единицы - случаю несовпадения (отрицательной выборки). Т.о., такое построение отсчетного блока 1 обеспечивает бинарное квантование временных выборок.Бинарно квантованные сигналы с выхода отсчетного блока 1 поступают на первые входы элементов И 23 (первая квадратура) и 25 (вторая квадратура) накапливающего сумматора 2, Сигналы на их вторых входах обеспечивают раздельное во времени накопление выборок, Разделенные таким образом во времени сигналы объединяются на элементе ИЛИ 24, причем выход последней соединен со старшими разрядами (начиная со второго) первого сигнального входа арифметико-логического устройства 26. На первый разряд его первого сигнального входа постоянно подается код логической единицы. Т.о. положительные выборки представляются двоичным числом с единицей в младшем разряде и нулем в старших, а отрицательные - двоичным числом с единицей во всех разрядах. При появлении управляющего сигнала на выходе элемента ИЛИ 29 осуществляется чтение числа иэ оперативного запоминающего устройства 28, причем адрес числа определяется кодом на адресном входе последнего (адрес задает блок управления 6 для основного и дополнительный блок управления 14 для вспомогательного алгоритмов), сложение чисел в арифметико-логическом устройстве 26 и их запись в буферный регистр 27. Приокончании сигнала на выходе элемента ИЛИ 29 результат из буферного регистра 27 . переписывается в оперативйое запоминающее устройство 28. Управляющие сигналы на двух первых входах элемента ИЛИ 29 следуют синхронно со взятием выборок в отсчетном блоке 1, а управляющий сигнал на третьем входе ИЛИ 29 появляется на время принятия решения по основному и вспомогательному алгоритмам, поэтому на этот период времени запись сигналов в опе-.ративное запоминающее устройство не происходит,Известно, что система ЛОРАН-С использует фазовое кодирование своих сигналов, поэтому при обработке осуществляет я обратная операция фазового декодирования, при которой декодированной выборке присваивается значение единицы, если знак сигнала фазового кода совпадает со знаком сигнала выборки, и минус единицы в противном случае, Затем декодированные ьыборки используются в алгоритме принятия решения (в рассматриваемом случае в соответствии с выражением (2) должны суммироваться), Все эти. операции проводятся в блоке декодирования 3, для чего знаковый разряд его входного сигнала поступает на первый вход элемента И 34 и связанные с ним входы инверторов 36 и 43, элемента И 38, арифметико-логического устройства 44, а остальные разряды - на первый вход арифметико-логического устройства 44.Легко установить, что сигнал логической единицы на выходе элемента ИЛИ 39 появится только при совпадении уровней сигнала фазового кода, который подан на первый вход элемента И 38 и вход инвертора 41, и сигнала знакового разряда ("единица" на выходе элемента И 38, если оба сигнала имеют "единичный" уровень, "единица" на выходе элемента И 42, если оба сигнала имеют "нулевой" уровень). Появление сигнала логической единицы на выходе элемента ИЛИ 35 свидетельствует о необходимости инверсии входного сигнала блока декодирования 3 и прибавления "единицы" в младшем разряде при формировании числа в соответствии с выражением (2). Это необходимо производить в тех случаях, когда входной сигнал блока декодирования 3 отрицательный, а фазовый код имеет тот же : знак (в этой ситуации появляется "единица" на выходе элемента И 34), или выходной сигнал положительный, а фазовый код соот ветствует отрицательному числу появляется "единица" на выходе элемента И 37),Инверсию входного сигнала производит арифметико-логическое устройство 44образует арифметико-логическое устройство 30 и буферный регистр 31 по команде на 5 своем управляющем входе. При отсутствии 10 15 20 25 30 40 сигнального входа мультиплексора 49 и т,д 50 55 по команде на своем управляющем входе, Текущее значение суммы по выражению (2) управляющего сигнала нз соответствующем входе арифметико-логического устройства ЗО на выходе инвертора 33 возникает сигнал логической единицы, по которому реэультат суммирования заносится в буферный регистр 32.:Сигнал с выхода блока декодирования 3 поступает на анализирующий блок 4, причем знак этого числа подан на управляющий вход и вход переноса арифметико-логического устройства 45,Это обеспечивает непосредственную передачу на выход арифметико-логического устройства 45 положительных чисел и инверсию отрицательных чисел с добавлением единицы в младшем разряде, т.е. арифметико-логическое устройство 45 формирует модуль входного числа, Управляющие сигналы на соответствующих входах регистроь 46,48 обеспечивают запись в.первый иэ них накопленных декорированных выборок первОй квадратуры, а во второй - второй квадратуры, Сигнал логической единицы на выход схемы сравнения 47 свидетельствует о большем накоплении в первой квадратуре, а логического нуля - во второй квадратуре, 8 первом случае на выходе мультиплексора 49 появляется удвоенное число из регистра 46, а во втором - удвоенное число из регистра 48, Для этого первый выходной разряд регистра 46 соединен со вторым разрядом первого сигнального входа мультиплексора 49, второй разряд регистра 46 - с третьим разрядом первого Аналогичным образом соединен выход регистра 48 и второй сигнальный вход мультиплексора 49. На первые разряды обоих сигнальных входов мультиплексора 49 подан уровень логического нуля с третьего сигнального входа мультиплексора 49. На выход мультиплексора 51 всегда будет подан выход того из регистров 46, 48, в котором оказалось меньшее число, На выходе арифметико-логического устройства 52 формируется левая часть выражения (1) с урвоенной максимальной выборкой, которая и поступит на первый выход анализирующего блока 4. Она же в схеме сравнения 53 будет сравнена с кодом на сигнальном входе анализирующего блока 4, Результат сравнения считывается сигналом на втором входе элемента И 54,Первый (второй) запоминающий блок 5 (8) запоминает в регистре 55 сигнал, посту5 10 20 25 30 35 40 50 пающий нэ его вход с анализирующего блока 4 (первого коммутатора 9), по команде с управляющего входа. Одновременно этэ информация транслируется нэ выход, Управляющие сигналы для основного алгоритма формируются в блоке управления 6 в соответствии с алгоритмом на фиг. 8, который начинается начальной установкой таймера реального времени (ТРВ) и адреса, выдаваемого на адресный вход оперативного запоминающего устройства 28в накапливающем сумматоре 2 (АСН в (1, В (2) формируется импульс начальной установки (НУ) для других блоков обнаружения фазокодированных сигналов, При условии (3) формируется сигнал логической. единицы на второй вход элемента И 16 в отсчетном блоке 1 (строб первой квадратуры) е (4). В (5) осуществляется счет таймера реального времени с требуемым дискретом Л (например, с дискретом 0,1 мкс). В (6) проверяется условие необходимости формирования строба второй квадратуры. При его выполнении этот строб с помощью (7) выдается на второй вход элемента И 20 в отсчетном блоке 1. В течение времени, определяемом условием (8), выдается необходимый сигнал на второй вход элемента И 23 е накапливающем сумматоре 2 (9). При условии в (10) аналогичный сигнал выдается на второй вход элемента И 25 е накапливающем сумматоре 2 с помощью (11), При выполнении условий в (12) изменяется адрес для накапливающего сумматора 2. Если очередной интервал в 100 мкс не окончился, что (14) продолжит работу таймера реального времени. В противном случае условие в (14) будет выполнено и (15) установит таймер реального времени в исходное состояние, а (16) увеличит содержимое таймера периода повторения (ТТП) на 100 мкс. Если период фазового кода (величиной 2 Тп) не окончен, то (17) вернет процесс к (3), В противном случае (18) осуществит счет времени накопления (ТН) и сброс в исходное состояние таймера периода повторения и адреса накапливающего сумматора. Если накопление не завершено, то (19) вернет процесс в (3). При завершении накопления начинается анализ по основному алгоритму, Он начинается с начальных установок адреса накапливающего сумматора, вспомогательного адреса накапливающего сумматора (АСН 1) и счетчика импульса номера пачки сигналов ЛОРАН-С (1). С помощью (21) задается соответствующий потенциал на третий вход элемента ИЛИ 29 в накапливающем сумматоре 2, а (22) транслирует фазовый код 1-го импульса ведущей станции на первый вход элемента И 38 в блоке декодирования 3. (23) выдает импульс на вход управления арифметико-логического устройства 30 в блоке декодирования 3, (24) изменяет номер импульса пачки, Если условия в (25) и (27) не выполнены, то вспомогательный адрес накапливающего сумматора выбирает следую- щий импульс пачки, отстоящий от данного нв 1000 мкс Я 1000) - функции преобразования смещения на 1000 мкс в эквивалентное смещение адресного пространства. Так при дискрете поиска в 100 мкс величина Г(1000) - 1000/100 - 10). Если выполняется условие в (25), то (26) осуществляет переход к первому импульсу пачки сигналов ЛОРАНС в следующем полупериоде фазового кода. Если выполняется условие е (27), то (34) осуществляет подготовку к анализу следующего временного интервала, В силу совместной работы (12) и (13) сигналы, относящиеся к первой квадратуре, окажутся в четных адресах оперативного запоминающего устройства 28 в накапливающем сумматоре, а сигналы, относящиеся ко второй квадратуре, - в нечетных адресах, Поэтому при появлении нечетного значения вспомогательного адреса накапливающего сумматора (35) запишет число в регистр 46 в анализирующем блоке 4, в четное значение того же адреса с помощью (36) запишет число е регистр 48 того же блока, (37) обеспечит через элемент И 54 в анализирующем блоке 4 чтение результатов по основному алгоритму, Если выражение (1) принятия решения по основному алгоритму не выполнено, то (38) направит процесс к проверке возможности продолжения анализа по основному алгоритму с помощью (39). Если такая возможность есть, то процесс идет к (29), а в противном случае - к (1), т.е, повторению накопления, Если выражение(1) выполнено, то (38) прервет работу блока управления 6 на время анализа по вспомогательному алгоритму. При обнаружении основным алгоритмом не основного пика корреляционной функции, возврат иэ вспомогательного алгоритма к основному осуществляется путем обращения к (39). В связи с тем, что адресное пространство оперативного запоминающего устройства 28 принадлежит области 0 Амакс а сигнал станции может занимать случайное положение относительно .этого пространства, то в процессе работы основного алгоритма в (26), (28) и (34) могут быть получены дополнительные адреса накапливающего сумматора больше Амакс или меньше нуля, (29) - (33) согласует адресное пространство и величину вспомогательного адреса,В блоке принятия решения 7 под действием сигнала накальной установки от блока