Запоминающее устройство

СОЮЗ СОВЕТСКИСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК А 5 1 С 11 ОО БРЕТЕН ПИС ВТО(5 Ь) АМ 124Е 1 е1984,138-1 ССР 984 23,ил. й записа формации жи и.На фиг,ающего изображена ройства; н хема запофиг, 2 - а фиг,3 - на ения; 7 -ние н ия - повыш ение функц эа счет об ель изобрет ости и расш а фи фиг деж ных ональ- спечевозможностеи автоматическ ния тира перед ии в резаписью, считыва жиме записи ико я информа роля дост ерности ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИПРИ ГННТ СССР МУ СВИДЕТЕЛЬСТВУ 345165/24-246,12.873,07,89. Бюл, М 27(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с электрическим стиранием и преимущественным считыванием информации, и может бытьиспользовано в составе специализированных ЦВК или систем обработки данных в качестве энергонезависимогоносителя информации. Целью изобретения является повышение надежности и Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с электрическим стиранием и преимущественным считыва нием информации, и может быть использовано в составе специализированных ЦВК или систем обработки данных в качестве энергонезависимого носителя информации. расширение функциональных возможностей за счет обеспечения автоматического стирания перед записью, считывания информации в режиме записи и контроля достоверности записанной информации в режиме записи. Устройствосодержит блок памяти, блок управления, страничный регистр, счетчик адреса страницы, регистр адреса, регистр-защелку адреса, дешифратор выборки, регистр чтения, регистр записи, блок приемопередатчиков, формирователь высокого напряжения, блоксравнения, первый и второй блоки обнаружения ошибок, формирователь сигнала ошибки и блок мультиплексоров,Цель изобретения достигается тем,что во время цикла стирания обеспечиваются запись и считывание данных нзстираемой страницы, микропрограммнозагруженной в страничный регистр,схема блока управления; н схема регистра состояний; фиг. 4 - схема блока сопр на фиг. 5 - схема тактово тора; на фиг, 6 - схема п второго синхронизаторов; схема делителя частоты; н схема первого регистра адреса микрокоманд; на фиг, 9 - схема первогоуправляющего ПЗУ; на фиг. 10 - схемпервого регистра микрокоманд; на1495849 Фи тВ дт .9 Ю3 1495849 4фиг, 11 - схема счетчика циклов; на ля, триггер 44 холостого хода, триг, фиг. 12 - схема второго регистра ад- гер 45 стирания, триггер 46 перезареса мнкрокоманд; на фиг, 13 - схема писи, элементы ИЛИ 47-49, управляювторого управляющего ПЗУ; на фиг,14- щие выходы 50-60.схема второго регистра микрокоманд; Блок 23 сопряжения (фиг, 4) содерна фиг. 15 и 16 - схемы блока памя- жит элементы И 61-65, элементы И-НЕти; на фиг, 17 - схема страничного 66-69, элементы ИЛИ 70-78 и элементырегистра; на фиг, 18 - схема счетчи- НЕ 79 и 80.ка адреса страницы; на фиг. 19 - 1 О Тактовый генератор 24 (фиг. 5)схема регистра адреса; на фиг. 20 - содержит элементы НЕ 81-83, резистосхема регистра-защелки адреса; на ры 84 и 85 и кварцевый резонатор 86.фиг. 21 - схема дешифратора выборки; Первый 25 и второй 27 синхронизана фиг. 22 - схема регистра чтения торы (фиг. 6) содержат элемент И 87на фиг, 23 в , схема регистра записи 15 и В-триггер 88.на фиг. 24 - схема блока приемопере- Делитель 26 частоты (фиг, 7) порователя высокого напряжения; надатчиков; на фиг. 25 - схема форми- следовательно включенные В-триггеры89 и 90.фиг, 26 - схема блока сравнения; на Первый регистр 28 адреса микрокофиг. 27 - схема первого и второго 20 манд (фиг. 8) содержит двоичный чеблоков обнаружения ошибок; на фиг.28- тырехразрядный счетчик 91 с предвасхема формирователя сигнала ошибки рительной установкой и сбросом и рена фиг. 29 - схема блока мультиплек- зистор 92,соров. УИЗУ 1 29 (фиг. 9) содержит БИСЗапоминающее устройство (фиг.) 25 ПЗУ (ЩЩ) 93 и 94 с нагрузочными ресодержит блок 1 памяти, блок 2 управ- эисторами и резистор 95.ления, страничный регистр 3 счетчик Первый регистр ЗО микрокоманд4 адреса страницы, регистр 5 адреса, (фиг. 10) содержит регистровые мик, регистр-защелку 6 адреса, дешифратор росхемы 96-99 с общей синхронизацией7 выборки, адресные входы 8 устрой- ЗО и сбросом на основе Э-триггеров.ства, регистр 9 чтения, регистр 1 О Счетчик 32 циклов (фиг. 11) со записи, блок 11 приемопередатчиков, держит микросхемы двоичных счетчиковформирователь 12 высокого напряжения, 100 и 101 и .резистор 102.блок 13 сравнения, первый блок 14 Второй регистр 33 адреса микрокообнаружения ошибок, второй блок 15 35 макд (фиг. 12). содержит двоичные чеобнаружения ошибок, формирователь 16 тырехразрядные счетчики 103 и 04 ссигнала ошибки, блок 17 мультиплексо- предварительной установкой и сбросомров, вход 18 записи устройства, вход ,и резистор 105,19 считывания устройства, выход 20 уПЗу 2 34 (фиг, 13) содержит БИСготовности (готов/занят) устройства, 40 ПЗУ 106 с нагрузочными резисторамивыход 21 неисправности устройства. и резистор 107Блок 2 управления (фиг. 2) содер- Второй регистр 35 микрокоманджит регистр 22 состояний, блок 23 (фиг, 14) содержит регистровые миксопряжения, тактовый генератор 24 росхемы 108 и 109 с общей синхронипервый синхронизатор 25, делитель 26 45 зацией и сбросом на основе Э-триггечастоты, второй синхронизатор 27,ров.первый регистр 28 адреса микроко- Блок 1 памяти (фиг. 15 и 16) соманд, первое управляющее ПЗУ 29.(УПЗУ держит К триад БИС перепрограммируе 1), первый регистр 30 микрокоманд, мых постоянных запоминаецих устройствтриггер 31, счетчик 32 циклов, вто 110-112 с электрическим стираниемрой регистр 33 адреса микрокоманд (ЗСППЗУ) и мажоритарных элементоввторое управляющее ПЗУ 34 (УПЗУ 2), 113 и и триад, элементов 2 И-НЕ 114 второй регистр 35 микрокоманд.иРегистр 22 состояний (фиг. 3) со 116 причем К - , где и - разрядЬдержит защелку 36 записи, защелку 37 ность устройства; Ь - разрядностьчтеыия триггер 38 блокировки, триг- БИС ЗСППЗУ.гер 39 вторичной записи,элемент И 40, Страничный регистр 3 (фиг. 17)триггер 41 адреса страницы, триггер 42 содержит К БИС 117 двухадреснык ресхемы сраннения, триггер 43 контро- гистров общего назначения с двумяаказ 4274/49 Тираж 558 11 ИИПИ Государственного комитет 113035, Москва, Подп ниям и ая наб тиям при ГКНТ СССР45ту блока 2 управления, устанавливаются в высокое состояние защелка 37 чтения и триггер 38 блокировки регистра 22 состояний, на выходе 20устройства устанавливается сигнал готовности Готов/занят, одновременно происходит обнуление первого регистра 28 адреса микрокоманд и разрешается прохождение синхроимпульсов с выхода тактового генератора 24 через первый синхронизатор 25 навход последовательного счета первого регистра 28 адреса микрокоманди вход загрузки первого регистра 30 микрокоманд; загружается также кодадреса в регистр 5 адреса и регистрзащелку 6 адреса. При этом регистрзащелка 6 адреса защелкивается благодаря тому, что ее вход загрузкисоединен с выходом триггера 41 адреса страницы регистра 22 состояний. Сигналы, поступающие из регистра 22состояний на группу входов УПЗУ 1 29,определяют область адресов микропрограммы считывания, Управляющие сигналы, задаваемь 1 е микропрограммой,через первый регистр 30 микрокоманди блок 23 сопряжения поступают насоответствующие узлы устройства,Старшие разряды адреса (адрес страницы) поступают на входы блока 1 памяти из регистра-защелки 6 адреса,По первой микрокоманде микропрограммы считывания младшие разряды адреса загружаются в счетчик 4 адресастраницы и поступают на блок 1 памяти, Затем вырабатываются и подаютсяна блок 1 памяти сигналы, соответствующие режиму считывания (сигналывыборки кристалла и разрешения считывания). Одновременно первый блок 14обнаружения ошибок осуществляет контроль по модулю два поступающего адресного кода, В случае ошибки вырабатывается сигнал неисправности, который через блок 11 приемопередатчиков поступает на выход 21 неисправности устройства,По истечении времени выборки используемых в блоке 1 памяти микросхем ЭСППЗУ снимаются сигналы считывания и подается сигнал загрузки регистра 9 чтения, на группу входов которого подаются данные, считанные изблока 1 памяти. После загрузки регистра 9 чтения данные поступают через блок 11 приемопередатчиков наинформационные входы-выходы устрой 5 1495849портами ввода-вывода и резистор 18,Счетчик 4 адреса страницы (фиг,18)содержит двоичный четырехразрядныйсчетчик 119 с предварительной уста 5новкой и сбросом,Регистр 5 адреса (фиг. 19) содержит 1 регистровых микросхем 120 с общей синхронизацией на основе Р-триггеров10Регистр-защелка 6 адреса (фиг,20)содержит регистровые микросхемы 121и 122 с общей синхронизацией на основе Р-триггеров,Дешифратор 7 выборки (фиг. 21) 5содержит двоичный дешифратор 123 типа 3-8Регистр 9 чтения (фиг. 22) содержит К двухканальных мультиплексоров124 со встроенными регистрами на выходе,Регистр 10 записи (фиг. 23) содержит ш регистровых микросхем 125 собщей синхронизацией на основе П-триггеров,25(фиг. 24) содержит элемент НЕ 126,элементы 2 И-НЕ 127-129 с открытымколлектором и К микросхем приемопередатчиков 130, 30Формирователь 12 высокого напряжения (фиг. 25) содержит элементыНЕ 131 и 132, регистры 133-138 итранзисторы 139-41.Блок 13 сравнения (фиг. 26) содержит к элементов НЕРАВНОЗНАЧНОСТЬ142 и элемент И-НЕ 143, где г - разрядность адреса страницы.Первый 14 и второй 15 блокиобнаружения ошибок (фиг. 27) содержат 4 рБ микросхем 144 генераторов четностии элемент НЕРАВНОЗНАЧНОСТЬ 145.Формирователь 16 сигнала ошибки(Фиг, 28) содержит и элементов НЕРАВНОЗНАЧНОСТЬ 146, элемент ИЛИ 147, 450-триггер 148 и элемент И 149.Блок 17 мультиплексоров (фиг. 29)содержит К двухканальных мультиплексоров 150,Устройство работает следующим образом,При включении питающих напряженийпроисходит обнуление всех регистров(схема сброса по включению питанияне показана). 55В режиме считывания после появления сигналов адреса и считывания насоответствующих входах устройствадешифратор 7 выборки разрешает рабо 1495849ства и одновременно на второй блок15 обнаружения ошибок, который осуществляет контроль по модулю два поступающей информации и в случае ошиб 5ки вырабатывает сигнал неисправности,который через блок 11 приемопередатчиков поступает на выход 21 неисправности устройства. Поскольку считанная информация поступает с блока 1памяти, мажоритарные элементы которого исправляют все одиночные ошибкиэлементарных разрядов, соответствующих различным разрядам слова данных,второй блок 15 обнаружения ошибок 15обнаруживает все одиночные ошибкив слове данных, к которым могут привести кратные ошибки в элементарныхразрядах блока 1 памяти, и вероятность ошибки более высокого порядканизка. Затем все задействованные регистры устройства обнуляются,Устройство готово к следующему обращению,В режиме записи после появлениясигналов записи, адреса и входнойинформации на соответствующих входахустройства, дешифратор 7 выборки разрешает работу блока 2 управления,устанавливаются в высокое состояние"1" защелка 36 записи и триггер 38блокировки регистра 22 состояний, навыходе 20 устройства устанавливаетсясигнал готовности "Готов/занят", загружаются регистр 5 адреса, регистрзащелка б адреса и регистр 10 записи. Одновременно происходит обнуление первого регистра 28 адреса микрокоманд и первого регистра 30 микрокоманд и разрешается прохождение синхроимпульсов с выхода тактового генератора 24 через первый синхронизатор25 на соответствующие входы первогорегистра 30 микрокоманд, Сигналы, поступающие иэ регистра 22 состояний 45на группу входов УПЗУ 1 29, определяютобласть адресов микропрограммы,считывания страницы,При этом адрес считываемойстраницы определяется состоянием регистразащелки б адреса. Микропрограмма осуществляет считывание данных из блока1 памяти при нулевом состоянии счетчика 4 адреса страницы, загружает ихв регистр 9 чтения, затем записывает55эти данные в страничный регистр 3через первый порт ввода-вывода, Далее инкрементируется счетчик 4 адреса страницы и обнуляются первый регистр 28 адреса микрокоманд и первый регистр 30 микрокоманд, Описанный участок микропрограммы повторяется. Таким образом, происходит циклическая перезапись страницы информации из блока 1 памяти в страничный регистр 3, После перезаписи последнего слова страницы и инкрементирования счетчика 4 адреса страницы по переполнению последнего происходит выход из ицкла микропрограммы. Сигнал переполнения счетчика 4 адреса страницы через блок 23 сопряжения поступает на вход параллельной загрузки первого регистра 28 адреса микрокоманд, загружая адрес перехода, после чего младшие разряды принятого по обращению адреса из регистра 5 адреса записываются в счетчик 4 адреса страницы, Затем по этому адресу в страничный регистр 3 заносится информация из регистра 10 записи через первый порт ввода-вывода, Устанавливаются триггер 45 стирания и триггер 44 холостого хода и сбрасывается триггер 38 блокировки регистра 22 состояний, с выхода 20 устройства снимается сигнал блокировки "Готов/занят". Таким образом, в микропрограмме считывания страницы происходят перезапись страницы данных из блока 1 памяти в страничный регистр 3 и ее модификация в соответствии с принятой в регистр 10 записи информацией.После установки триггера 45 стирания разрешается прохождение синхроимпульсов через делитель 26 частоты и второй синхронизатор 27 на соответствующие входы триггера 31 и второго регистра 35 микрокоманд, Прямой выход триггера 31 подключен к младшему разряду адреса УПЗУ 2 34, а инверсный выход триггера 31 через счетчик 32 циклов - к последовательному входу второго регистра 33 адреса микрокоманд. Переключение младшего разряда адреса УПЗУ 2 34 и инкрементирование счетчика циклов осуществляются эа счет того, что в одном из разрядов данных УПЗУ 2 34 записаны поочередно нули "0" и единицы "1". Вследствие этого при каждом синхроимпульсе информация в этом разряде, подключенном к информационному входу триггера 31, меняется, вызывая переключение последнего, Инкрементирование второго регистра 33 адреса микро- команд осуществляется по переполне 1495849нию счетчика 32 циклов. Такая организация позволяет отрабатывать длительные временные диаграмм. Сигнал,поступающий из регистра 22 состоя- ф5ний на вход старшего разряда адресаУПЗУ 2 34, определяет область адресовмикропрограммы стирания, После установки триггера 34 холостого ходасигналы, поступающие из регистра 22 10состояния на группу входов УПЗУ 1 29,определяют область адресов с холостыми микрокомандами, т,е. на выходепервого регистра 30 микрокоманд управляющие сигналы отсутствуют. 15С выхода второго регистра 35 микрокоманд на блок 1 памяти через блок23 сопряжения поступают сигналы разрешения выборки, разрешения записии разрешения стирания. Формирователь12 высокого напряжения вырабатываетимпульс высокого напряжения, и в блоке 1 памяти происходит стирание страницы по адресу, задаваемому регистром-защелкой б адреса, Так как процесс стирания занимает довольно длительное время (от десятков до сотени более миллисекунд для различныхБИС ЭСППЗУ), разрешается обращение кустройству после окончания микропрограммы считываниястраницы и началамикропрограммы стирания,При считывании сбрасывается триггер 44 холостого хода, загружается регистр 5 адреса и устанавливается защелка 37 чтения и триггер 38 блокировки регистра 22 состояний. На выходе 20 устройства появляется сигнал готовности "Готов/занят", Инициирует 40 ся выполнение микропрограммы вторичного считывания, При этом блок 13 сравнения осуществляет поразрядное сравнение состояний защелки 6 адреса и соответствующих разрядов регистра 5 адреса. В случае несовпаденчя единичное "1" значение сигнала с выхода блока 13 сравнения поступает на информационный вход триггера 42 схемы сравнения регистра 22 состояния, и первая микрокоманда взводит этот50 триггер, в результате чего код, поступающий на группу адресных входов УПЗУ 1 29, определяет область адресов микропрограммы, устанавливающей триггер 44 холостого ходаПри этом триг гер 38 блокировки и защелки 37 чтения регистра 22 состояния остаются взведенными. В случае совпадения кодов адреса,загруженного в регистр 5 адреса и регистр-защелку 6 адреса, когда на выходе блока 13 сравнения устанавливается нулевой уровень "0" сигнала итриггер 42 схемы сравнения не взводится, следующая микрокоманда микропрограммы вторичного считывания загружает в счетчик 4 адреса страницымладшие разряды адреса из регистра5 адреса, затем вырабатываются соответствующие сигналы для считыванияслова данных из страничного регистра3 через второй порт ввода-вывода,Считанное слово загружается в регистр 9 чтения и через блок 11 приемопередатчиков поступает на информационные входы-выходы устройства, Одновременно сбрасываются триггер 38блокировки сигналом готовности "Готов/занят" на выхоДе 20 устройстваи защелка 37 чтения, устанавливаетсятриггер 44 холостого хода регистра22 состояний,При этом микропрограмма стираниялибо продолжает выполняться, либозаканчивается и устройство ожидаетследующего обращения,При обращении по записи в моментстирания защелка 36 записи уже взведена, поэтому взводятся триггер 39вторичной записи, триггер 38 блокировки сигналом готовности "Готов/занят" на выходе 20 устройства, сбрасывается триггер 44 холостого хода регистра 22 состояний, загружаются регистр5 адреса и регистр 10 записи, по началу обращения обнуляются первый регистр 28 адреса микрокоманд и первыйрегистр 30 микрокоманд. Слово состояния, поступающее из регистра 22ксостояний на группу адресных входовУПЗУ 1 29, определяет область адресовмикропрограммы вторичной записи. Загружается триггер 42 схемы сравненияи если он вэводится (коды регистра5 и регистры-защелки 6 адреса не совпадают) на выходе регистра 22 состояний появляется код, определяющий область адресов микропрограммы, сбрасывающей триггер 39 вторичной записии устанавливающей триггер 44 холосто- .го хода регистра 22 состояний, Приэтом триггер 38 блокировки сигналомготовности "Готов/занят" на выходе 20устройства остается взведенным.Если микрокоманда загрузки триггера 42 схемы сравнения не взводит его, 1495849 12те, обращение производится в ту же страницу, которая в данный момент обрабатывается, то младшие разряды адресаиэ регистра 5 адреса загружаются в счетчик 4 адреса страницы. и вырабатываются сигналы записи информации из регистра 10 записи в стра.ничный регистр 3 через первый порт 1 ввода-вывода.1 ОЗатем сбрасываются триггер 39 вторичной записи триггер 38 блокировУки, устанавливается триггер 44 холостого хода, и устройство ожидаетследующего обращения, 15По окончании микропрограммы сти рания устанавливается триггер 46 пе:; резаписи, сбрасывается триггер 45,стирания, т.е. запрещается прохожде;ние синхроимпульсов через второй 20 синхронизатор 27 на соответствующиевходы триггера 31 и второго регистра , 35 микрокоманд, и обнуляются второй регистр 33 адреса микрокоманд, счетчик 32 циклов и второй регистр 35 25 микрокоманд, Устройство ожидает следующего обращения. В том случае, когда обращения происходят в ту же страницу, адрес которой защелкнут в защелке 6 адреса, обрабатываются микропрограммы вторичного сччтывания либо вторичной записи, и доступ осу ществляется только в страничный регистр 3. При обращении в другую страницу вэводится триггер 45 стирания35 и триггер 44 холостого хода регистра 22 состояний, разрешается прохождение синхроимнульсов через второй синхронизатор 27 на счетные входы триггера 31 и второго регистра 35 микрокоманд, Сигнал, поступающий из регистра 22 состояний на вход старшего разряда адреса УПЗУ 2 34 (взведенный триггер 46 перезаписи), определяет область адресов микропрограммы 45перезаписи.В микропрограмме перезаписи вырабатываются сигналы разрешения записи для блока 1 памяти, формирователь 12 высокого напряжения вырабатывает импульсы напряжения программирования, подаются сигналы разрешениявыборки и разрешения считывания настраничный регистр 3 для считывания данных через первый порт ввода-вйвода .35 и подачи их в качестве входной информации на блок 1 памяти.При этом на блок 1 памяти старшиеразряды адреса, определяющие адрес страницы, подаются из регистра-защелки 6 адреса, а младшие разряды адреса подаются одновременно на блок 1 памяти и страничный регистр 3 со счетчика 4 адреса страницы, причем микропрограмма перезаписи начинается с нулевого значения счетчика 4 адреса страницы, По окончании перезаписи слова с нулевым адресом внутри страницы из страничного регистра 3 в блок 1 памяти происходят инкременирование счетчика 4 адреса страницы и обнуление второго регистра 33 адреса микрокоманд, счетчика 32 циклов и второго регистра 35 микрокоманд, т,е. осуществляется возврат на начало микропрограммы с новым значением адреса внутри страницы. По окончании перезаписи последнего слова страницы происходит переполнение счетчика 4 адреса страницы. Импульс переполнения через блок 23 сопряжения загружает во второй регистр 33 адреса микрокоманд адрес перехода и, таким образом, инициирует выход иэ цикла на линей- . ный участок микропрограммы перезаписи. Далее вырабатываются холостые команды (отсутствие управляющих сигналов) для формирования времени выдержки до обращения после записи, длительность которого специфицируется техническими условиями на данный тип БИС ЭСППЗУ, Затем устанавливается триггер 43 контроля, сбрасываются триггер 46 перезаписи, триггер 45 стирания и триггер 44 холостого хода регистра 22 состояний, обнулйются второй регистр 33 адреса микрокоманд, счетчик 32 циклов, второй регистр 35 микрокоманд. Сигналы, поступающие из регистра 22 состояний на группу входов УПЗУ 1 29, определяют область адресов микропрограммы контроля.В микропрограмме контроля счетчику 4 адреса страницы присваивается нулевое значение и вырабатываются сигналы разрешения выборки и разрешения считывания для блока 1 памяти. Считанное слово загружается в регистр 9 чтения, Одновременно вырабатываются сигналы разрешения выборки и разрешения считывания слова данных иэ страничного регистра 3 через второй порт ввода-вывода. Информация иэ регистра 9 чтения поступает на первую группу входов формирователя 16 сигнала ошибки, а информация из страничного регистра 3 - на вторую грудпу входов блока 16, Блок 16 осуществляет поразрядное сравнение, и в случае несовпадения хотя бы по одному разряду срабатывает защелка неисправности (В-триггер 48, элемент И 149).Затем счетчик 4 адреса страницы инкрементируется, обнуляются первый регистр 28 адреса микрокоманд и пер вый регистр 30 микрокоманд, и процесс циклически повторяется до заполнения счетчика 4 адреса страницы, т.е. осуществляется сравнение всей информации вновь записанной страницы с со держимым страничного регистра 3, По переполнению счетчика 4 адреса страницы, микропрограмма контроля выходит из цикла (импульс переполнения счетчика 4 адреса страницы через 20 блок 23 сопряжения загружает адрес перехода в первый регистр 28 адреса микрокоманд), осуществляется сброс триггера 41 адреса страницы, затем триггер 41 адреса страницы вновь 25 взводится, т,е. осуществляется загрузка нового адреса той страницы в регистр-защелку 6 адреса, обращение к которой инициирует микропрограмму перезаписи, Одновременно сбрасывают ся триггер 42 схемы сравнения и триггер 43 контроля регистра 22 состояния.Если обращение в новую страницу, инициировавшее микропрограмму пеРе записи, осуществляется по записи, то проводятся обнуление регистра 28 адреса микрокоманд и первого регистра 30 микрокоманд и переход к микропрограмме считывания страницы. На чинается обработка новой страницы по записи. Если обращение в новую страницу, инициировавшее микропрограмму перезаписи, осуществляется по считыванию (защелка 37 чтения взведена), производится сброс заделки 36 записи, обнуление первого регистра 28 адреса микрокоманд и первого регистра 30 микрокоманд и переход к микропрограмме считывания, После окончания микропрограммы считывания все задействованные регистры обнуляются, и устройство приходит в исходное состояние.55Использование микропрограммного блока управления обеспечивает большую гибкость устройства и позволяет использовать в блоке памяти любью типов номиналы БИС ЗСППЗУ, а также организовывать различные контрольные и диагностические проверки на микропрограммном уровне,Стирание осуществляется автоматически в режиме записи, при этом стираемая информация сохраняется в страничном регистре, Перезапись в блок памяти происходит только после модификации всей страницы либо при обращении в другую страницу, В цикле записи данные страничного регистра доступны пользователю. Такая организация повышает производительность предлагаемого устройства, а также осуществляет экономию циклов стирание-запись.Контроль достоверности записанных данных осуществляется в цикле записи путем считывания информации из блока памяти и сравнивания ее с содержимым страничного регистра.Формула изобретенияЗапоминающее устройство, содержащее блок памяти, блок управления, первый выход которого соединен с управляющим входом блока приемопередатчиков, информационные выходы которого подключены к информационным входам регистра записи, а информационные входы соединены с выходами регистра чтения, информационные входы первой и второй групп которого подключены соответственно к выходам страничного регистра и блока памяти, вход питания которого соединен с выходом формирователя высокого напряжения, информационные входы и адресные входы первой группы блока памяти подключены соответственно к входам-выходам страничного регистра и к прямым выходам регистра-защелки адреса, информационные входы которого являются адресными входами первой группы устройства, а синхровход соединен с вторым выходом блока управления, выходы первой, второй и третьей групп которого подключены соответственно к управляющим входам страничного регистра, регистра чтения и блока памяти, третий и четвертый выходы блока управления соединены соответственно с управляющим входом формирователя высокого напряжения и с синхровходом Регистра записи, первый и второй входы и пятый выход бло 1495849 6ка управления являются соответственно входами записи и считывания и выходом готовности устройства, управляющий выход блока приемопередатчиков5 является выходом неисправности устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и расширения функциональных возМожностей за счет обеспечения автома гического стирания перед записью, читывания информации в режиме записи и контроля достоверности записан 1 ой информации в режиме записи, в устройство введены первый и второй 15 олоки обнаружения ошибок, блок мультиплексоров, блок сравнения, счетчик дреса страницы, регистр адреса, деиифратор выборки и формирователь сигнала ошибки, причем входы дешифрато ра выборки являются адресными входами второй группы устройства, выход дещифратора выборки соединен с входом признака разрешения блока управления, Ьестой выход которого подключен к 25 синхровходу регистра адреса, информационные входы которого соединены с адресными входами первой группы устройства, а выходы подключены к входам первого блока обнаружения ошибок, ус тановочным входам счетчика адреса страницы и к входам первой группы блока сравнения, входы второй группы и выход которого соединены соответственно с инверсными выходами регистра- З защелки адреса и с входом признака условного перехода блока управления,вход задания режима и выходы четвертой группы которого подключены соответственно к выходу переполнения иуправляющим входам счетчика адресастраницы, информационные выходы которого соединены с адресными входамивторой группы блока памяти и с адресными входами страничного регистра,информационные входы первой группыблока мультиплексоров подключены квыходам регистра чтения, к входамвторого блока обнаружения ошибок и кинформационным входам первой группыформирователя сигнала ошибки информационные входы второй группы, управляющий вход и выход которого соединены соответственно с выходами страничного регистра, седьмым выходомблока управления и с первым входомпризнака ошибки блока приемопередатчиков, второй и третий входы признака ошибки которого подключены к выходам соответственно первого и второгоблоков обнаружения ошибок, выходыпятой группы блока управления соединены с управляющими входами блокамультиплексоров, информационные входы второй группы и выходы которогоподключены соответственно к выходамрегистра записи и к входам-выходамстраничного регистра, входы-выходыблока приемопередатчиков являютсяинформационными входами-выходами устройства.