Запоминающий элемент

53) УДК 681.327 .66 (088.8) ата опубликования описания 05.07.81(71) Заявител осковский ордена Трудового Красного Знаме инженерно-физический институт4) ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ Изобретение относится к интегральным запоминающим устройств.Известен запоминающий элемент, содержащий бистабильную ячейку и комбинационную схему управления. Бистабильная ячейка осуществляет хранение информации, записанной при поступлении соответствующих сигналов на ее входы, а комбинационная схема управления вырабатывает сигналы, управляющие работой бистабильной ячейки 1.Недостатком этмента являетсябыстродействие.Наиболее близким по технической сущности к предлагаемому является запоминающий элемент, содержащий первый и второй выходы, два однотипных логических элемен та И - НЕ, образующие бистабильную ячейку с двумя выходами и двумя входами, которые перекрестно связаны с выходами запоминающего элемента, два двувходовых логических элемента того же типа, образующие комбинационную схему управления с двумя выходами, причем первые выходы логических элементов подключены к первому тактовому входу, а вторые - к соответствуого запоминающего элесравнительно невысокое ющим логическим входам запоминающего элемента, а выходы - к входам бистабильной ячейки. Бистабильная ячейка осуществляет хранение информации, а комбинационная схема управления вырабатывает сигналы, переключающие бистабильную ячейку, после поступления сигнала на первый тактовыи вход 2.Однако известный элемент характеризуется невысоким быстродействием, объясняемым тем, что истинная информация на выходах запоминающего элемента устанавливается после переключения логических элементов в комбинационной схеме управления и бистабильной ячейке.Цель изобретения - повышение быстродействия запоминающего элемента.Поставленная цель достигается тем, что запоминающий элемент, содержащий логические элементы И - НЕ, первый и второй из которых охвачены между собой триггерной связью, первые входы третьего и четвертого элементов И - НЕ соединены с первой тактовой шиной, вторые входы третьего и четвертого элементов И - НЕ подключены соответственно к информационным входам запоминающего элемента, выходы первого и второ842965 1 О Формула изобретения Составитель Техред А. Бой Тираж 645 Государственного лам изобретений ква, Ж - 35, Рау Патент, г, УжгоРедактор В.Матюхина3 аказ 5119/58ВНИИПИпо д113035, Мофилиал ППП д. 4/5 ктная,го элементов И - НЕ соединены с выходами запоминающего элемента, содержит вторую тактовую шину, соединенную со вторыми входами первого и второго элементов И - НЕ, выходы третьего и четвертого элементов И - НЕ соединены соответственно с выходами первого и второго элементов И - НЕ,На чертеже изображена функциональная схема предлагаемого запоминающего элемента.Запоминающий элемент содержит логические элементы, например, И - НЕ 1 - 4, тактовые шины 5 и 6, информационные входы 7 и 8 и выходы 9 и 10 запоминающего элемента.Запоминающий элемент функционирует следующим образом.На тактовую шину 5 подается сигнал логической 1, а на тактовую шину 6 - сигнал логического 0, При этом бистабильная ячейка, образованная элементами И - НЕ 1 и 2 отключена, на выходах элементов И - НЕ 1 и 2 установлены логические 1, элементы И - НЕ 3 и 4 устанавливаются в состояние, определяемое комбинацией логических сигналов на входах 7 и 8, следовательно, и на выходах 9 и 10 запоминающего элемента устанавливается информация, определяемая тойже комбинацией. При смене сигналов на тактовых шинах 5 и 6 на противоположные, элементы И - НЕ 1 и 2 устанавливают в состояние, подтверждающее состояние выходов 9 и 1 О запоминающего элемента.Предлагаемый запоминающий элемент по сравнению с известным имеет более высокое быстродействие, что обеспечивается непосредственной передачей управляющих сигналов, выработанных комбинационной схемой управления, на выходы запоминающего элемента с последующим подтверждением состояния выходов бистабильной ячейкой, Кроме того, предлагаемое устройство допускает большее, чем у известного число структурных реализаций бистабильной ячейки, отличающихся законами логического функционирования, и вариантов их связи с выходами комбинационной схемы управления и выходами запоминающего элемента. Запоминающий элемент, содержащийлогические элементы И - НЕ, первый и второй из которых охвачены между собой триг-5 герной связью, первый входы третьего ичетвертого элементов И - НЕ соединены с первой тактовой шиной, вторые входы третьего и четвертого элементов И - НЕ подключены соответственно к информационным 20входам запоминающего, элемента, выходы первого и второго элементов И - НЕ соединены с выходами запоминающего элемента, отличающийся тем, что, с целью повышения быстродействия запоминающего элемента, он содержит вторую тактовую шину, соединенную со вторыми входами первого и второго элементов И - НЕ, выходы третьего и четвертого элементов И - НЕ соединены соответственно с выходами первого и второго элементов И - НЕ. 30Источники информации,принятые во внимание при экспертизе1. Букреев И, Н. и др. Микроэлектронныесхемы цифровых устройств. М., Советскоерадио, с. 59. рис, 240.2. Патент США3621289, кл. 307 - 248,опублик. 1968 (прототип). Л. Воронинас Корректор С, ЩомакПодписноекомитета СССРи открытийшская наб.,род, ул, Прое 4