Интегрирующее устройство

Союз Советских Социалистических Реепубпик(22)Заявлено 16.11.78 (21) 2684547/18-24 С 061/02 С ПРИСОЕДИНЕНИЕМ ЗаЯВКИ Ио(23) Приоритет Государственный комитет СССР по делам изобретений и отнрытнй(53) УДК 681. ,14(088.8) Дата опубликования описания 26. 01. 81(71) Заявитель Ордена Ленина институт кибернетики АН Украннскбй ССР(54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО 20 Изобретение относится к вычислительной технике и может быть применено при построении циФровых интегрирующих машин для решения систем дифференциальных уравнений.Известно устройство с автоматической коммутацией входов и выходов интеграторов через элементы И, для управления которых используются запоминающее устройство порядка решаемых уравнений, сумматор порядка, дешифратор порядка и регистр порядка 11.Недостатками этого устройства являются сложность и большие аппаратурные затраты, в связи с чем, его можно использовать только при решении систем уравнений невысокого порядка. Наиболее близким по технической сущности к предлагаемому является устройство, в котором предусматривается использование регистра для запоминания выходных сигналов интег-25 раторов и блока памяти для запомийания способов соединения каждого интегратора с другими интеграторами, содержащее интеграторы, блок памяти, регистр, элементы И и сумматор 21,30 Недостатком его является низкое быстродействие, так как в нем произ-, водится последовательный анализ выходных сигналов интеграторов. Галь изобретения - повышение быстродействия устройства. поставленная цель достигается тем, что в устройство, содержащее блок памяти, выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, выходы элементов И перэой соединены через сумматоры первой группы соответственно с первыми входами интеграторов, вторые входы которых подключены через сумматоры второй группы соответственно с выходами элементов И второй группы, введены гене-ратор кодов и и схем сравнения, приф чем выход генераторов кодов соединен с вторыми входами элементов И первой и второй групп и с первыми входами п схем сравнения, выходы которых соединень с соответствующими входаМи блока памяти, выходы и интеграторов подключены соответственно к вторым входам и схем сравнения.798901 40 НИИПИ Заказ 10061 Тираж 756 Подписно П "Патент", ул. Проектна илиалУжго На чертеже схематически пред-.ставлено предлагаемое устройство,Устройство содержит интеграторы1, блок 2 памяти , генератор 3 кодов, первую группу элементов И 4,сумматоры 5, схемы б сравнения, вто"рую группу элементов И 7,Устройство работает следующимобразом.В ячейках блока 2 памяти записаны коды, являющиеся адресамиинтеграторов, выходы которых необходимо подключить к входу интегратора, номер которого соответствует данной ячейке блока 2 памяти, а каждомшаге интегрирования генератор кодоввыдает последовательно коды приращения переменных. Так, для бинарнойсистемы кодирования приращений нпервом такте выдается код +1, во втором - код -1. На схемах б сравненияосуществляется сравнение кода, поступающего с генератора 3 кодов икодов приращения переменной с выходаинтеграторов 1, Сигналы сравнения.с выходов схем б сравнения производят считывание соответствующих ячеекблока 2 памяти . Коды с выхода блока 2 памяти поступают на входы элементов И 4, 7 и, если в данном кодеесть единицы, то соответствующие элементы И пропускают на входы сумматоров 5 ьод с выхода генератора 3 кодов. С выходов сумматоров 5 информация поступает на входы интеграторов1, Обмен информацией между интеграторами производится за количествотактов, которое равно числу состояний представления приращений переменных н устройстве. Так, для бинарной системы число тактов равно двум(состояния +1 и -1), для тернарнойтрем (состояния +1,0 и -1).Технико-экономический эффект отвведения в устройство генератора кодов и схем сравнения заключается в 5 существенном повышении быстродействия устройства за счет сокращениявремени обмена информацией междуинтеграторами,1 О Формула изобретенияИнтегрирующее устройство, содержащее блок памяти, выходы которого соединены соответственно с пер:выми нходами элементов И первой ивторой групп, выходы элементов И перной группы соединены через сумматоры первой группы соответственнос первыми входами интеграторов, вторые входы которых подключены черезщ сумматоры второй группы соответственно с выходами элементов И второйгруппы, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, в него введены генератор.кодов и и схем сравнения, причемвыход генератора кодов соединен свторыми входами элементов И первойи второй групп и с первыми входамии схем сравнения, выходы которыхсоединены с соответствующими входа 3) ми блока памяти, ныходы и интеграторов подключены соответственно к вторым входам и схем сравнения.Источники информации,принятые во внимание при экспертизе35 1. Авторское свидетельство СССРР 469980, кл. С 06 . 1/02, 1972.2. Патент Японии Ф 49-21816,кл. 97/7 Н 8, 1974, (прототип).