Фазовый дискиминатор

) М. Кл,з Н 030 13,присоединением заявкиГосударственный хамите Совета Министров СССР по делам изобретенийи открытий 3) Приори 53) УДК 621.37 Бюллетень4исания 27,04.78(72) Авторы изобретени Корольков и Т, Е, 1 е ко(71) Заявитель 4) ФАЗОВЫЙ ДИСКРИМИНАТОР той схемы И.скриминатора работает сл 0(45) Дата опубликования Изобретение отн У ной техники,Известен фазовый дискриминатор, содержащий, в частности, линию задержки, выход которой подключен к одному входу схемы ИЛИ, на второй вход которой подан входной сигнал, а выход которой соединен со схемой И, на второй вход которой подан измеряемый сигнал, вторую схему И, на один вход которой подан измеряемый сигнал, а на второй вход через инвертор подан управляющий сигнал, триггер.Известный фазовый дискриминатор обладает недостаточным быстродействием.Целью изобретения является повышение быстродействия.В описываемом дискриминаторе эта цель достигается за счет того, что в него введены дополнительная схема ИЛИ, две схемы И, два инвертора и линия задержки, причем входы дополнительной схемы ИЛИ соединены с входом и выходом триггера, выход дополнительной схемы ИЛИ через первый дополнительный инвертор подключен к одному из входов первой из дополнительных схем И, на другие входы которой подан управляющий сигнал непосредственно и измеряемый сигнал через второй дополнительный инвертор, а соответствующие входы второй дополнительной схемы И соединены с выходом триггера непосредственно и через дополнительную линию задержосится к области имп льс ки - с выходом первой упомянуБлок-схема описываемого диизображена на чертеже.Описываемый фазовый дискриминатор содержит линию 1 задержки, схемы 2, 3 ИЛИ,инверторы 4 - б, схемы 7 10 И, триггер 11,линию 12 задержки, входы 13, 14 и выходы15, 1 б дискриминатора.Фазовый дискриминатор едующим образом,Управляющий сигнал подается непосредственно и через линию 1 задержки на схему 2ИЛИ, на выходе которой формируется сигналдлительностью (1,7 - 1,8) т, (где т - длительность импульса), Этот сигнал вместе с управляющим подается на схему 7 И для получения сигнала запуска триггера. Одновременноуправляющий сигнал поступает на инвертор4, выходной сигнал которого является вход 0 ным одновременно с управляющим сигналомдля схемы 9 И. На выходе этой схемы в случае опережения формируется сигнал, причеминформацию о рассогласовании несет толькоодин импульс, поэтому остальные импульсы5 необходимо запретить. Для этой цели сигналзадерживается с помощью линии 12 задержки на величину т и полученный сигнал подается одновременно с прямым выходным сигналом триггера на схему 10 И, на выходе ко 0 торой формируется сигнал рассогласования.Редактор В. Булдаков ПодпиССР раж 902вета Мпнистрокрытийнаб., д. 4/5 аказ 907/19 Изд.309 Т Государственного комитета Сопо делам изобретений и о 3035, Москва, Ж, Раушска ИИП ипография, пр. Сапунова Сигнал рассогласования в случае отставания формируется на выходе схемы 8 И, на вход которой подается управляющий сигнал, инверсный сигнал и сигнал, полученный в результате инвертирования с помощью инвертора 5 суммарного сигнала с выхода схемы 3 ИЛИ. Входами этой схемы являются сигнал запуска триггера и выходной сигнал триггера.В случае опережения сигнал рассогласования формируется на выходе схемы 10, в случае отставания на выходе схемы 8 И, при синфазности сигналы на выходе этих схем отсутствуют. Предмет изобретения Фазовый дискриминатор с прямоугольной характеристикой, для систем синхронизации с дискретным управлением, содержащий линию задержки, выход которой подключен к одному входу схемы ИЛИ, на второй вход которой подан входной сигнал, а выход соединен со схемой И, на второй вход которой подан измеряемый сигнал, вторую схему И, на один вход которой подан измеряемый сигнал, а на второй вход через инвертор подан управляющий сигнал, триггер, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены дополнительная схема ИЛИ, две схемы И, два инвертора и линия задерж ки, причем входы дополнительной схемы ИЛИсоединены с входом и выходом триггера, выход дополнительной схемы ИЛИ через первый дополнительный инвертор подключен к одному из входов первой из дополнительных схем И, 15 на другие входы которой подан управляющий сигнал непосредственно и измеряемый сигнал через второй дополнительный инвертор, а соответствующие входы второй дополнительной схемы И соединены с выходом 20 триггера непосредственно и через дополнительную линию задержки - с выходом первой упомянутой схемы И,