Параллельный сумматор

Союз Ссввтскив Социалистическиз РеспубликЗависимое от авт. свидетельстваЗаявлено 06 ЛЧ.1971 ( 1643347/18-24) Кл. 6 061 7/5 ПриоритетОпубликовано 14.Ч.1972. Бюллетень19 Дата опубликования описания 7 Х 11.1972 Комитет оо делан ивобретвиий и открытий ере Совете Мииистров СССРК 681,325,54(088.8 Авторизобретени Б. М, Влас Заявит ПАРАЛЛ ЕЛЬНЬ Й СУММАТО присоединением заявкиИзобретение относится к области автоматики и вычислительной техники и предназначено для суммирования двоичных чисел.Известны параллельные сумматоры, содержащие в каждом разряде элементы И и 5 ИЛИ и счетный триггер, который, при реализации на потенциальных логических элементах, содержит два триггера с раздельными входами и четыре элемента И.Предложенное устройство отличается тем, 10 что в каждом разряде нулевой и единичный выходы триггера накапливающего регистра соединены со входами третьего и четвертого элементов И соответственно, вторые входы которых соединены соответственно с первой 15 и второй управляющими шинами. Нулевой и единичный выходы триггера приемного регистра соединены со входами второго и первого элементов И соответственно, вторые входы которых соединены с выходом элемента 20 ИЛИ. Второй вход последнего соединен с выходом пятого элемента И предыдущего младшего разряда.Это позволяет упростить схему устройства при реализации на потенциальных элементах. 25Схема устройства изображена на чертеже.Устройство содержит в каждом разряде элемент И 1, формирующий сигнал переноса, триггер накапливающего регистра 2 с элементами И 3 и 4, элемент ИЛИ 5, триггер 30 приемного регистра б с элементами И 7 и 8, гцину 9 подачи слагаемого, шины управления 10 и 11 и шину разрешения переноса 12.Устройство работает следующим образом. Допустим, что в накапливающем регистре (триггеры 2) хранится код первого слагаемого, а по шинам 9 поступает код второго слагаемого, В первом такте код, хранящийся в накапливающем регистре, пересылается в приемный регистр (триггеры б), Для того чтобы выполнить эту операцию, на шины 10 и 11 одновременно подаются исполнительные импульсы,Во втором такте по шинам 9 поступает код второго слагаемого и, в случае наличия на шине 9 данного разряда кода 1 происходит инвертирование соответствующего триггера 2, Если код второго слагаемого в данном разряде равен нулю, то состояние триггера 2 этого разряда не изменяется,В третьем такте выполняется операция логического сложения кодов, храняшихся в накапливающем и приемном регистрах, для этого на шину 11 подается исполнительный импульс.В четвертом такте разрешается распространение потенциала переноса и формирование результата суммирования кодов двух чисел; для этого на шину 12 подается исполнительный импульс. Формирование сигнала переноса из с-го разряда в (1+1)-й разряд выполняется342186 Составит гнат гко Редактор Л. Утехина ректоры: А. Николаев и Е. Давыдкин скова хред Заказ 200414 Изд. 1 Чв 820 Тираж 406 Подписн ЦНИИПИ Комитета но делам изооретеннй и открытий при Совете Министров ССС Москва, Я(.35, Раушгкая наб., д. 415нпографип, пр. Сапунова, 2 только тода, когда в тригтере 2 этого разряда хранится код нуля, а в триггере 6 в код еднницы. В этом случае сигнал переноса с выхода элемента И 1 г-го разряда поступает на вход элемента ИЛИ 5 (г+1)-го раз ряда, и происходит инвертирование триггера 2 этого разряда. Предмет изобретенияПараллельный сумматор, содержащий в 10 каждом разряде триггер накапливающего регистра, нулевой и единичный входы которого соединены с выходами первого и второго элементов И соответственно, триггер приемного регистра, нулевой и единичный входы которо го соединены с выходами третьего и четвертого элементов И соответственно, пятый элемент И, входы которого соединены с шиной разрешения переноса и соответственно с пулевым выходом триггера накапливающего регистра и единичным выходом триггера приемного регистра, элемент ИЛИ, первый вход которого соединен с шиной подачи слагаемого, от,гичающийся тем, что, с целью упрощения устройства при реализации на потенциальных элементах, в каждом разряде нулевой и единичный выходы триггера накапливающего регистра соединены со входами третьего и четвертого элементов И соответственно, вторые входы которых соединены с первой и второй управляющими шинами соответственно, нулевой и единичный выходы триггера приемного регистра соединены со входами второго и первого элементов И соответственно, вторые входы которых соединены с выходом элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И предыдущего младшего разряда.