Всг. со-озная. -, •-: . • iv; -, 11тмг.: г «. m. -ii r-rtfiij; 1t. vkaб1блиотека

307522 ОП И САНИ Е ИЗОБРЕТЕНИЯ Севе Сеееенни Сопиапнотичесниз РеопублинЗависимое от авт. свидетельстваЗаявлено 18 Х 111.1969 ( 1355741/18-24)с присоединением заявкиПриоритетОпубликовано 21 Х 1,1971. Бюллетень2Дата опубликования описания 29 Х 11.1971 МПК Н 031 с 213 веитет со пел изобретений и отнрыти при Совете Министров СССР.,г -, л - :-ьг" : 3 ".1,ОЕИ аявитель УСТРОЙС ОНТРО 2 Изобретение относится к области автоматики и вычислительной техники, а именно к устройствам контроля регистров с логической обратной связью и счетчиков.В названной области техники получили широкое применение регистры с логической обратной связю (РОС), используемые в системах передачи данных, либо в качестве импульсных делителей частоты, либо в качестве рекурентных датчиков (например, испытательных тестов), а также бинарные делители (счетчики) .Однако в известной аппаратуре не решена задача контроля безотказной работы РОС и бинарных счетчиков.Целью изобретения является создание устройства, осуществляющего автоматический контроль (обнаружение любого устойчивого отказа) значительно более простыми средствами и практически без снижения надежности аппаратуры.Для достижения этой цели использован факт наличия в каждом цикле работы РОС и бинарных счетчиков (делителей) взаимно инверсных комбинаций (состояний элементов указанных узлов) ввиду того, что устройства состоящие из и элементов имеют по меньшей мере ь/(2" - 1) состояний. В этом случае любой устойчивый отказ в них приведет к пропаданию хотя бы одной из двух взаимно инверсных комбинаций. Данное устройство выполнено в виде двух дешифраторов любых взаимно инверсных комбинаций и схемы, выявляющей отсутствие дешифрирования любой из них в каждом цикле работы, с выдачей сигнала авария.На чертеже показана блок-схема предлагаемого устройства контроля и ее подключение к контролируемому узлу.Контролируемый узел 1 (РОС или бинарный счетчик частоты) запускается сигналами делимой (рабочей частоты).Методы построения контролируемого узла 1 известны.Устройство контроля образовано дешифраторами 2 и 3, элементом памяти 4, логической схемой 5, бистабильным элементом 6, логической схемой И 7, элементом задержки 8; на выходе 9 схемы 7 появляется сигнал авария при отказе узла 1.Устройство работает следующим образом.Каждый очередной импульс источника контрольной частоты, вход 10 проходя через элемент задержки 8, устанавливает бистабильный элемент 6 в состояьше, разрешающее следующему импульсу источника вьшти через схему И 7 на выход 9 в качестве сигнала авария. Выдача ложного сигнала на выход 9 от первого импульса источника контрольной частоты исключается первоначаль307522 Составитель Л. ПронинТехред Л. Л. Евдоиов Корректор О. С. Зайцева Редактор В, Новоселова Заказ 2049/18 Изд, Жв 906 Тираж 473 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, К, Раушская наб., д. 4/5Типография, пр. Сапунова, 2 ной ориентировкой бистибильного элемента 6. Дешифраторы 2 и 3 настроены на выделение любых взаимно инверсных комбинаций узла 1. При исправной работе узла они поочередно срабатывают. Сигнал с выхода одного из дешифраторов, например 2, запоминается элементом памяти 4 на время ожидания срабатывания дешифратора 3, При совпадении сигналов с дешифратора 3 и элемента памяти 4 появляется сигнал на выходе логической схемы И 5, устанавливая бистабильный элемент 6 в состояние, запрещающее прохождение сигнала от источника 10 в качестве аварийного на выход 9 в каждом цикле работы узла. Во избежание вырабатывания ложных сигналов на выходе 9 контрольная частота от источника 10 по номиналу не должна быть выше частоты срабатывания каждого из дешифраторов 2 и 3. В случае возникновения устойчивого отказа узла не срабатывает хотя бы один из дешифраторов 2 или 3 (в общем случае оба) и, следовательно, не появится сигнал со схемы И 5, устраняющий аварийное состояние бистабильного элемента 6. Тогда очередной импульс от источника контрольной частоты пройдет через схему И 7 а выход 9 как сигнал аварии, Сброс элемента памяти 4 осуществляется сигналом с выхода схемы И 6. Предлагаемое изобретение дает возможность осуществить полный контроль устойчивых отказов РОС и бинарных счетчиков (делителей) при малом объеме оборудования, что позволяет значительно по. высить надежность этих устройств.При контроле работоспособности РОС или бинарных счетчиков, один из дешифраторов предлагаемого устройства может являться принадлежностью узла, что снижает избыточ. ность, вносимую контрольным устройством. Предмет изобретения10 Устройство контроля регистров с логической обратной связью и бинарных делителей частоты, содержащее логические схемы И, элемент памяти и бистабильный элемент памяти, элемент задержки, отличающееся тем, 15 что, с целью автоматического обнаруженияустойчивых отказов контролируемых узлов, в него введены два дешифратора, подключенные к выходам контролируемого узла и настроенные на взаимно инверсные комбина ции, причем выход одного из них непосредственно, а другого - через элемент памяти - подклочены к первой логической схеме И, выход которой связан с одним из входов бистабильного элемента памяти, другой вход 25 которого связан через элемент задержки систочником контрольной частоты, при этом выход источника контрольной частоты соединен также с одним из входов второй логической схемы И, выход которой служит сиг налом аварии, а второй вход соединен с выходом упомянутого бистабильного элемента памяти.