Арифметическое устройство последовательного

О П И С А Н И Е 251251ИЗОБРЕТЕНИЯ Союз Советскик Сопиалистическик РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт. свидетельстваЗаявлено 15.1.1968 ( 1210892/18-24)с присоединением заявкиПриоритетОпубликовано 26 Х 111,1969. Бюллетень27Дата опубликования описания 4.11,1970 Кл, 42 тпз, 7/38 лоыитет по долам изобретений и открытий при Совете Министров СССРМПК С 06УДК 681.325.5(088,8) Авторыизобретения Т. Л, Сумкина и Н. И. Федоров Заявитель АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ СПЕЦИАЛИЗИРОВАННОЙ ЦИФРОВОЙ ВЪЧИСЛИТЕЛЬНОЙ МАШИНЫИзвестны арифметические устройсгва последовательного действия, выполняющие операции деления и извлечения квадратного корня по программе и содержащие суммирующий регистр, регистр множителя и узел местного управления. Для выполнения этих операций, однако, затрачивается большое время.Предложенное устройство отличается тем, что в регистре множителя:вход первой схемы ИЛИ и разрешающий вход перьвого динамического триггера подключены к шине сигнала операции сдвига вправо с записью 1; второй вход первой схемы ИЛИ подключен к шине сигнала операции сдвига вправо с запвсью О. Выход первой схемы ИЛИ соединен с разрешающим входом второго динамического триггера, выход которого подключен ко входу первой схемы И, второй вход последней соединен с выходом цепи задержки кода, выполненной на элементах задержки, и со входом первого элемента задержки на один такт. Выход первой схемы И подключен ко входу второго элемента задержки, выход которого соединен с запрещающим входом схемы запрета, запрещающим входом второго динамического триггера и входом второй схемы ИЛИ, при этом выход первого динамического триггера соединен со входом второй схемы И, второй вход которой соединен с выходом первой схемы И, а выход ее соединен с запрещающим входом первого динамического триггера и входом третьей схемы ИЛИ, Второй вход последней соединен с выходом первого эле мента задержки, а выход третьей схемыИЛИ соединен со вторым входом схемы запрета, выход которой подключен ко второму входу второй схемы ИЛИ, выход последней соединен со входолт цепи задержки кода, 10 Такое выполнение устройства позволяетсократить длительность операций деления и извлечения квадратного корня.На чертеже представлена блок-схема описываемого арифметического устройства, со держащего суммирующий регистр 1, узел 2местного управления и,регистр множителя со схемой сдвига вправо на один разряд комбинации цифр 01, состоящий из динамических триггеров 3 и 4, схем совпадения И 5 и 6, 20 схем ИЛИ 7 - 9, элементов задержки наодин такт - схем повторения 10 и 11, схем запрета 12 и цепи 13 задержки кода, выполненной на элементах задержки.Устройство работает следующим образом, 25 На первый вход схемы ИЛИ 7 и первыйвход триггера 3 поступает сигнал операции сдвига вправо 01 с записью 1, на второй вход схемы ИЛИ 7 поступает сигнал операции сдвига,вправо 01 с записью О, 30 При поступлении сипнала операции сдвигЗаказ 3927/5 ЦНИИПИ изобретений Ми Москва ЖТираж 480 ПодписноеКомитета по деламоткрытий при Советеистров СССРРаушская наб., д. 4/5 ография, пр. Сапунова, 2 вправо 01 с записью О запускается триггер 4. Сигналы с триггера поступают на,первый вход схемы совпадения И 6, которая срабатывает в момент поступления на второй ее вход сигнала 1 из комбинации цифр 01. Сигнал, поступающий с,выхода схемы И 6 и проходящий с целью задержки на один такт через схему повторения 10, сдвигает на один разряд вправо комбинацию цифр 01, запрещая прохождение 1 в схеме запрета 12 и одновременно записывая ее в соседний справа разряд регистра мнсокителя через схему ИЛИ 9. На освободившемся после сдвига месте будет О.При поступлении сигнала операциями сдвиг вправо 01 с записью 1 сдвиг комбинации цифр 01 осуществляется так же, как и в предыдущей операции, Для записи 1 на освободившееся после сдвига место сигнал операции запускает триггер 3, сигналы с которого начинают поступать на первый вход схемы совпадения И 6. Когда на второй вход схемы И 6 поступает сипнал с выхода схемы И 6, схема совпадения И 6 срабатывает и записывает 1,в регистр множителя через схему ИЛИ 8.Таким образом, в,регистр множителя цифра за цифрой записывается результат операции деления и извлечения ивадрапного кореня.Для определения каждой цифры значения ивадратного корня содержимое регистра множителя,посредством узла местного управления подается на,вход суммирующего регистра. Предмет изобретенияАрифметическое устройство последовательного действия опециализированной цифровой вычислительной машины, содержащее суммирующий регистр, регистр множителя, выполненные на динамических триггерах, логических схемах и элементах задержки, и узел 5 местного управления, отличающееся тем, что,с целью сокращения длительности операций деления и извлечения квадратного корня, в регистре множителя вход первой схемы ИЛИ и резрешающий вход первого дина мичвского триггера подключены к щине сигнала операции,сдвига вправо с записью 1, второй вход первой схемы ИЛИ подключен к шине сигнала операции сдвига вправо с записью О, выход первой схемы ИЛИ 15 соединен с разрешающим входом второго динамического триггера, выход которого подключен ко входу первой схемы И, второй вход последней соединен с выходом цепи задержки кода, выполненной,на элементах за держки, и со входом, первого элементазадержии на один такт, а выход первой схемы И подключен ко входу:второго элемента задержки, выход которого соединен с запрещающим входом схемы запрета, запрещаю щим входом второго динамического триггераи входом второй схемы ИЛИпрои этом выход первого динамического триггера соединен со входом второй схемы И, второй вход которой соединен с выходом первой схемы ЗО И, а выход ее соединен с запрещающимвходом первого динамического триггера и входом третьей, схемы ИЛИ, второй вход которой соединен с выходом первого элемента задержки, а выход третьей схемы ИЛИ 35 соединен со вторым входом схемы запрета,выход которой подключен ко второму входу второй схемы ИЛИвыход последней соединен со входом цепи задерики кода.