Преобразователь последовательного действия избыточного кода в неизбыточный

ОПИСАНИ Е ИЗОБРЕТЕНИЯ Союз Советски Социалистических Республик, свидетельстваЗависимое от Кл. 42 пт,802/26-24) Заявлено ЗО.Ч 111,196 МПК С 061УДК 681 142 07 681 1 (088.8) Приоритет Комитет по делатаобретений и открытийри Совете МинистровСССР убликовано 26,1,Бюлчетень ч сания 31,111.1967 а опуоликования г Й- очщт хА. Д. Плотни зобретею аявитель Научно-исследовательский и вычислительнытут управлшин ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬН ИЗБЫТОЧНОГО КОДА В НЕИЗБЫ О ДЕЙСТВИЯЧНЫИ едователь- И, неравкий т игрисоединением заявкизвестны,преобразова гели, посл действия, содержатцие ячейк ачности, задержки и динамичкого ипози ес р гер.Предложенный преобразователь отличается от известных тем, что вход первой цифры избыточного кода соединен через ячейку задерукки с,первым входом первой и второй ячеек неравнозначности и прямым входом динамического триггера, вход второй цифры соединен с запретным входом динамичеокого триггера, со вторым входом первой ячейки не- равнозначности и с первым входом ячейки И, а вход третьего разряда соединен со вторым входом ячеек неравнозначности и ячейки И и с запретным входом динамического триггера, выход которого соединен с первым и вторым входами соответственно первой и второй ячеек неравнозначности, причем первый разряд преобразованного кода образован входом второн ячейки неравнозначности, а второй разряд - выходами первой схемы неравнозначности и ячейки И.Это позволяет преобразовать избыточный код с весами 4, 2, 1 в код с весами 2, 1.На чертеже дана схема преобразователя.При построении преобразователя учитывалось, что каждая цифра избыточного числа изображается тремя двоичными разрядами с весами 4, 2, 1, а каждая цифра неизбыточного числа - двумя двоичными разрядами с весами 2,1. С целью образования младшего разряда двсичного изображения тчой цифры неизбыточного числа, преобразователь содержит ячейку 1 неравнозначностн, на вход которой поступает младший разряд двоичного изображения избыточной т-ой цифры. Второй вход ячейки 1 через ячейку ИЛИ 2 соединен с выходом динамического триггера 3. Прямой вход динамического триггера 3 соединен с выходом ячейки задержки 4. На запретный вход триггера 3 через ячейку ИЛИ 5 поступают младший и средний разряды двоичного изображения изоыточной с-ой цифры. Кроме того, второй вход ячейки 1 через ячейку ИЛИ 2 соединен с выходом ячейки задержки 4, на вход которой поступает старший разряд двоичного изображения избыточной -ой цифры. В результате на выходе ячейки образуется младший разряд двоичного изображения не- избыточной -ой цифры числа.С целью образования старшего разряда двоичного изображения -ой цифры неизбыточного числа, преобразователь содержит ячейку ИЛИ 6, на один вход которой поступает младший разряд, а на второй вход - средний разряд двоичного изображения избыточной т-ой цифры числа, а также ячейку неравнозначности 7, на один вход которой через ячейку ИЛИ 8 поступают младший и средний разряды двоичного изображения избыточной т-ой цифры числа, а второй вход которой через ячейку ИЛИ 9 соединен с выходом ячей191896 Предмет изобретения Составитель Б. П. Тимохин Техред Л, Бриккер Корректоры: М. П, Ромашова и О. Б. ТюринаРедакгор Л. А. Утехина Заказ 72714 Тирани 535 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Центр, пр. Серова, д. 4Типография, пр, Сапунова, 2 кп задержки 1 и выходом триггера 3. Выходы ячеек И 6 и неравнозначности 7 через ячейку ИЛИ 10 объединены на выходе 11, на котором образуется старший разряд двоичной -ой цифры числа.Младшая цифра неизбыточного кода снимается с выхода 12.Избыточный код поступает последовательно на входы 13, 14, 15 преобразователя младшим разрядом вперед, причем три разряда двоичного изображения избыточной цифры проходят на преобразователь одновременно. Через такт после поступления г-ой цифры (1-го разряда) избыточного числа на выходе преобразователя образуется г-ая цифра неизбыточного числа. Преобразователь последовательного действия избыточного кода в пеизбыточный, содер 4жащий ячейки И, неравнозначности, задержки и динамический триггер, отличающийся тем, что, с целью преобразования избыточного кода с весами 4, 2, 1 в код 2, 1, вход первого разря да,преобразователя соединен через ячейку задержки с первым входом первой и второй ячеек неравнозначностн и прямым входом динамического триггера, вход второго разряда соединен с запретным входом динамического 10 триггера, со вторым входом первой ячейки неравнозначности и с первым входом ячейки И, а вход третьего разряда соединен со вторым входом ячеек неравнозначности и ячейки И и с запретным входом динамического триггера, 15 выход которого соединен с первым и вторымвходами соответственно первой и второй ячеек неравнозначности, причем первый разряд преобразованного. кода ооразован выходом второй ячейки неравнозначности, а второй разряд - 20 выходами первой ячейки неравнозначности иячейки И.