Цифровой интегратор

(50 4 б 06 1 1/02 Уг 13 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) ЦИФРОВОЙ ИНТЕГРАТОР, содержащий группу регистров подынтегральной функции, сумматор, регистр храненияпромежуточных сумм, генератор тактовых импульсов и входной коммутатор, причем информационные входы регистров подынтегральной функции являются входами подынтегральной функции интегратора, выходырегистров подынтегральной функции соединены с информационными входами входногокоммутатора, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом регистра храненияпромежуточных сумм, отличающийся тем,что, с целью сокращения оборудования, он,ЯО 1191925 д содержит выходной коммутатор, оперативное запоминающее устройство, счетчик адреса, элемент НЕ, элемент И и триггер, причем выход результата сумматора соединен с информационным входом оперативного запоминающего устройства, выход которого соединен с информационным входом регистра хранения промежуточных сумм, вход записи которого соединен с входом чтения оперативного запоминающего устройства, со счетным входом счетчика адреса, с выходом элемента И и через элемент НЕ с входом записи оперативного запоминающего устройства, адресный вход которого соединен с управляющими входами входного и выходного коммутаторов и с информационным выходом счетчика адреса, выход переполнения которого соединен с входом установки в э О триггера, вход установки в 1 которого является входом переменной интегрирования интегратора, выход триггера соединен с первым входом элемента И, вто- Ч рой вход которого соединен с выходом генератора тактовых импульсов, выход перено- П са сумматора соединен с информационным входом выходного коммутатора, выходы которого являются выходами интегратора.1191925 Елх(Рв Составитель Ю, Ланцов Техред И. Верес Корректор И. Муска Тираж 709 Подписное ВНИИПИ. Государственного комитета СССР по делам изобретений н открытий 113035, Москва, Ж - 35, Раушская наб, д. 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4Редактор М. ЛылынЗаказ 7 58/47 Изобретение относится к вычислительнойтехнике, в частности к интегрирующим устройствам, и может быть использовано вцифровых системах управления и системахобработки данных.Цель изобретения - сокращение оборудования.На чертеже приведена структурная схема устройства.Цифровой интегратор содержит п регистров 1 поЛь 1 нтегральной функции, входнойкоммутатор 2, сумматор 3, выходной коммутатор 4, регистр 5 хранения промежуточныхсумм, оперативное запоминающее устройство 6, генератор 7 тактовых импульсов,элементы И 8, триггер 9, счетчик 10 адреса,элемент .НЕ 11, входы 12 подынтегральнойфункции и выходы 13.Работа устройства происходит следующим образом,Импульсы приращений и подынтегральных функций поступают на входы регистров 1 подынтегральных функций. В моментпоступления очередного импульса приращения переменной интегрирования х триггер 9устанавливается в единичное состояние и открывает элемент И 8, через который от гечератора 7 на вход счетчика О адресапоступают импульсы. Первый из них устанавливает в счетчике 10 адрес, соответствующий первой переменной, и через входнойкоммутатор 2 на вход сумматора 3 поступает значение первой подынтегральной функции в момент 1. Одновременно этот же адрес устанавливается на входе адреса заломинающего устройства 6, на вход считывания которого поступает импульс с выхода элемента И 8, что приводит к записи в регистр 5 значения промежуточной суммы первой интегрируемой функции, поскольку на вход записи этого регистра поступает импульс с выхода элемента И 8, Значение подынтегральной функции, находящееся в регистре 1, складывается с содержимым регистра 5, и результат заносится в запо минающее устройство 6 через время т прохождения первого импульса через элемент НЕ 11 на вход записи запоминающего устройства 6, Если в результате сложения появляется импульс переполнения, то через выходной коммутатор 4 он поступает на первый выход устройства, С приходом следующего импульса от генератора аналогичным образом интегрируется вторая и последующие входные переменные, Последний импульс генератора, соответствующий и-й переменной, выделяется на выходе переполнения счетчика адреса 10 и устанавливает триггер 9 в О, закрывая прохождение импульсов от генератора 7 до прихода очередного импульса переменной интегрирова.ния Лх. Условием нормальной работы схемы 25 является выполнение неравенства где Р Р , и - частота поступления импульсов переменной интегрирования, частоЗ 0 та тактового генератора и число входныхинтегрируемых переменных соответственно.