Устройство для решения дифференциальных уравнений

СОЮЗ СОВЕТСКИСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 143255 5/328 512 4 ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУД АР ПО ДЕЛА С 1 Йй;р. Я "г юф(54) УСТРОИСТВО ДЛЯ РЕШЕНИЯДИАЛЬНЫХ УРАВНЕНИИ(57) Изобретение относится вычислительной технике и может бытьиспользовано для решения дифференциальных уравнений в частных производных, Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство содержитблок 1 ввода-вывода, первый блок 2управления, п блоков 3 двунаправленнойпередачи данных, где и - порядок аппроксимирующей системы алгебраическихуравнений, и решающих блоков 4 ивторой блок 5 управления. 3 з.п. флы, 14 ил., 2 табл,1432557 Х ставитель В. Схред М.Дидык о Л, илипенко ктор И. Булла оррект каз 5444/4 одписное Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 ВНИИ и 13035, Тираж 704, Государственного елам изобретений сква, Ж, Раув комитета СССРи открытийкая наб., д, 4Изобрегетне Относится к цнфровсйетьтьстттсттенОЙ техеьике к устройстхтямдля обработки цнфроетых данны. и можетбыте сьхолтэое 33 30 ДЛ 5 1 госытт циффс".- 5ренцидльных уравнений в частных проИЗВОДЬЕЫХЕЕс ть из обр ет ения - повышение быстродействия устройства,Ла Фиг, 1 приведена схема предлдГЯЕМОГО уетрОйетВЯ; На ст 5 Х . . - СХЕМапервого блока управления, ;нд фиг 3СХЕМа трЕШаЬОщЕГО бЛОКа; На ФИГ,с хема ьторого блока управления; нафиг. 5 - схема блока двуняпрдвлентойпередачи данных; нд фиг. 6 - схедретдеоцего узла нд фехт 7 - с;.:.етхх.узхд хтостОяеееоех пдьятех хя 1 хе, 8схема узла оперативной памяти; няфнг. 9 - схема узхя приоритгггногопрерьваетхя; нд фнг, 10 - схема уэлДВУНаПРЯХЬЛЕННОЙ ПЕРЕДДЧП ДДЕПХЫХ ттят; -вого блока упрдвленет; ня сьь 3, 11алгоритм работы второго блока управ.Еееея; ея фиг. 12 - вреь:енняя диагрдммд работы второго блока ухх 3 явтхс:.т 335,: нд фиг. 13 - ,иагрдммд эдья3 ст.". Ьесурсо 33 ус"130 Йствет, 3 я фттго 14область моделиротздния,Ус тр ойство для р ешешея дехЕф ер еххЦЬЕЯХХЬЕЬГХ 3 рат 33 ЕХЦй Содвржн ГХЕОКвиода-вывода. первый блек 2 утерявтеньЯблоеох е3 ДХЬУхд 1 дв пенной пс;,Зонан Ддхных, 1 сшдюЩЬе с 7 хоесьт 4 -33 т 01 О; блОк 5 уп 13 явьхеехих, сестех 3,еадресные шины 6, дьтуетяптрете 33 хеентЬе сис" темньЬе Есторьхдхххтоетхьье 7 т уьхрявлттощхе8 оятнь ддресн;ее тыХны 9двунапрдх 3 тенные информационные иппеы 10, управляющие тг 3 ы 11,Елок 2 управления содерж;Гг уз 2"прио 13 нтстного прерывания у.": ел 13двунаправленной передапт,.,д:3,;о 5, "ел14 оперативной пятьети, узел 15 х;О.:то,;ной пямдти и реша:оций узел 16."5Еееттдтощие блок 4 содержит узел 17 постояХной хамяги, узеьх 18 ОтеряГЕвной пам 5 ти и решяеотХтхее узсл 9,Блок 5 упрдвлесия содержит первый узел 20 постоянной памяти, регисгр 2150 второй узел 22 постоянной памяти дешифратор 23 (адреса) и схет:ххт," 22.Блок 3 двунаправленной передачи данных содержит с первого по пятый элементы И 25-29, первый 30 и второй 31 дцшфраторы (адреса), пе 1 вью эле 55 мент 1 ЛЕ 32, двуьеяьерявлееххехтЙ узел 33 буферной памяти, счетчик 34, триггер 35, второй элемент ИЛИ 36, регистр 37, одноняпрдвлеьеный узел 38 буферноипамяти, трстнй дешифратор 39 (адреса)и элемент НЕ 40,Решяеощий узел 16 (19) содержит формирователь 41 тактовых импульсов, реьддеощий элемент 42, буфер 43 адреса иконтроллер 44 шины.,Узел 15 (17) постоянной памяти содержит селектор 45 адреса, накопители 461-46 х и буфер 47,данных,Узел 14 (18) оперативной памятисодержит Формирователь 48 управляющих сигналов, мультиплексор 49 адреса, буфер 50 данных, накопитель 51и регистр 52.Узел 12 приоритетного прерываниясодержит селектор 53 адреса, элементы5433-54+ приоритетного прерьлзания,элемент ИЛИ. 55 и буфер 56 данных,Узел 13 двунаправленной передачиданных содержит семь элементов И 5763, Еегисх 1 64, дешифратор 65 (адреса), счетчик 66, два элементаИЛИ 67 ц 68, двунаправленный 69 и одеоьхаь 3 равленееьпте 70 элементы буфернойпамяти.Рассмотрим работу устройства напримере решения системы дифференциальных уравнений в частных производьхьзх состоящей из уравнений тепломассопереноса, 1 еавье-Стокса и уравнения неразрывности для несжимаемойжидкости3 Т+ (37 Х) У =-УХ - д+ Е.",Эг.где Т - температура:- НР Е 35,"Ч - вектор скорости течения;Ы - коэффициент температуропроводности;11 - концентрация компонента;коэффициент диффузии;3 - кинематическая вязкость;13 - плотность жидкостиР - давление,Ет - вектор объемной силы;Ч - символ дивергенции,",7 - символ градиента;Д - оператор Лапласа,Перепишем (1) в скалярном виде дляслучая двухмерных декартовых координат(2) Э Э -( -) -- + Г; (2 3) ц ц ац Эц Эгц . 1 дРаС Ъ ОУ Ъг ЗУг Ох Вчl(1 1 уфр пу д 1 уу ш)- ) 1 45 и1 1 1шу где ц, Ч - составляющие скорости течения 7 по координатамх, у соответственно;Р Р- составляющие Г по координатам х, у соответственно. Уравнения (3.1)-(3.5) СЛАУ однотипны, т.е. имеют матрицы коэффициентов одинаковой структуры. Каждая из пяти 40 матриц диагональная и разреженная - все коэффициенты, индексы которых удовлетворяют соотношению нулевые. Следовательно, программы решения уравнений (3.1)-(3,5) могут быть идентичные и основываться на одном методе. Обычно для решения таких СЛАУ используются итерационные методы, например методы релаксации.Коэффициенты СЛАУ в (3) считают 55 ся постоянными только в пределах одного временного шага, На самом же деле коэффициенты зависят от величин, которые определяются в результате Используя известные методы аппроксимации уравнений (2,1)-(2.5) в сеточной области (фиг. 14) при заданных граничных условиях, получаея систему из пяти линейных алгебраических уравнений (СЛАУ), которые необходимо решать на каждом временном шаге Дрешения СЛАУ. Поэтому после решенияСЛАУ на данном временном шаге системы (3,1) в (3.5) должны обменяться искомыми величинами.Устройство работает следующим образом.В исходном состоянии узлы 15и 17 содержат управляющие программы,а в узле 14 находится обрабатывающаяпрограмма, предназначенная для решения системы (3) . Предположим, чторешающие блоки 4.(- 4 предназначеныдля решения СЛАУ (3.1)-(3.5) соответственно,Узел 16 в блоке 2 управления про-" изводит рассылку программы решения СЛАУ в решающие блоки 4( - 4, Для этого производится загрузка начального адреса программы в счетчик 66 узла 13, загрузка начальных адресов программы в счетчики 34 блоков 31432557 Зг,. Каждый блок 31 в 3 настраивается па режим записи в узел 18 решающего блока 4, - 4 г, а узел 13 - на режим чтения массива информации. В5 счетчик 24 блока 5 управления заносится число байт массива передавае" мой программы. После этого управление обменом информацией берет на себя блок 5 уцравления, логика работы которого показана на фиг. 11 и 12, После конца обмена, т.е. содержимое счетчика 24 блока 5 управления становится равным нулю, снимается сигнал "захват" и узел 16 блока 2 управле Ь ния продолжает выполнение программы.Блок 2 управления выдает в решающие блоки 41- 45 через блоки 3 - 3 команды "Запустить функциональную программу" и переходит в режим ожидания завершения выполнения программ всех решающих блоков, которые вычисляют значения искомых величин первого временного шага путем решения СЛАУ (3.1)-(3.5) . 25Получив сообщение о завершении . вычислений первого временного шага приемом соответствующих сигналов "Запрос прерывания" (ЗПРЕ 1, -ЗПРК-), блок 2 управления приступает к орга- ЗО низации обмена информацией между реша. ющими блоками 4, Например, чтобы передать массив значении У 1, (1 = 1, е., п 3 = 1, ,., т) блок 2 управТаблица 1 Функция Разряды регистра Чтение массива из узла 16 оперативной памяти решающего блока 4Запись массива в узел 18 оперативной памяти решающего блока 4Запустить на исполнение загруженную программу в решающем блоке 4Запустить на исполнение программу.самоконтроля решающего блока 4Прекратить работу решающему блоку 4 О О Подтверждение прерывания (сброс триггера 35) 1 О О О При выполнении функции обмена сузлон 18 раздающего блока 4 спгаалЗЛУВАТ поступает в узел 19 оепаюпегоблока 4, После получения И ЗАХВ из О О О О О 1 О О О О 1 О О О О 1 О О О О 1 О О О О 1 О О О О ления производит загрузку адресов расположения массива О;в счетчике1134 блоков 3 - 3 и счетчике 66 узла 13, настраивает блок 3 на режим чтения из узла 18 решающего блока 43 р блоки 3 3, 34и узел 13 на страивает на режим записи в узле 18 Решающих блоков 4 у, 4,у, 41 и 4 и узле 14 блока управления соответственно, в счетчик 24 блока 5 управления заносит число пш, равное величине массива 6После этого блок15 управления обеспечивает быструю передачу информации из узла 18 решающего блока 4 одновременно в узлы 18 решающих блоков 41, 4 б, 4 л и 4Аналогичным образом производится обмен остальными величинами (Т 71"Р 1) )После всех обменов информацией блок 2 управления аналогично запускает программы в решающих блоках 4.а- для выполнения следующего итерационного цикла и так продолжается вычисление заданного числа шагов. После этого полученная информация из узла 14 выводится в блок 1 ввода-вывода.ъНастройка блока 3 двунаправленной передачи данных производится от узла 16 блока 2 управления путем записи в .регистр 37 требуемого кода согласно табл, 1. шины 11 элементы И 25 и 26 и узлы33 и 38 подготовлены к работе.Кроме загрузки регистра 37 передначалом обмена с узлом 14 узел 18 за 1432557гружает в счетчик 34 начальный адресузла .18. Обмен начинается с выдачисигнала БОБ (быстрый обмен), В этомслучае элемент И 29 выдает сигналразрешения в узел 38, который под-.ключает адрес с выхода счетчика 34 кмагистрали адреса локальной шины, ив узел 33, который соединяет магистраль данных системной и локальнойшин. Если выполняется запись информации, то системный сигнал "ЗаписьЗУ" (ЗП ЗУ) через элемент И 27 проходит на локальную линию ЗП ЗУ и в тоже время ориентирует узел 33 в на 45Таблица 2функция Разряды регистра 2 1 50 Чтение массива узла 14 оперативной памятиЗапись массива в узел 14 оперативной памяти55 О 1 1 О При этом элемент ИЛИ 67 вырабатьгвает разрешающий сигнал на элементИ 58. Кроме того, в счетчик 66 должен правлении системная магистраль данных - локальная магистраль данных, Если выполняется чтение узла 18, то системный сигнал ЧТ ЗУ передается на локальную линию ЧТ ЗУ через элемент 26. В обеих этих операциях ло 20 кальная линия ГОТОВ подключается через элемент 25 к системной линии ГОТОВ для анализа в узел 16 блока 2 управления.25По заднему фронту каждого импульса ЧТ ЗУ или ЗП ЗУ вырабатывается сигнал на входе счетчика 34, чтобы каждое следующее обращение к узлу .18 производилось по следующему по порядку адресу (здесь учитывается, что шина адреса инверсная). Это обеспечивается элементом ИЛИ 36 и элементом 28Триггер 35 и дешифратор 39 (адреса) обеспечивают возможность уэлч 19 35 решающего блока сообщить узлу 16 блока 2 управления с помощью сигнала ЗПРЕ о завершении текущегов(.5)задания.Настройка узла 13 двунаправленной 40 передачи данных производится узлом 16 блока 2 управления путем записи в ре-. гистр 64. требуемого кода согласно табл. 2. быть загружен начальный адрес массива данных, который считывается из узла 14 или записывается в него.Во время быстрого обмена, управляемого блоком 5 управления, вырабатывается потенциал БОБ, с помощью которого элементом И 58 вырабатывается разрешение для прохождения сигналов ЧТ ЗУ через элемент И 59 или ЗП ЗУ через элемент И 60 соответственно при чтении информации или записи информации. Кроме того, выход элемента И 58 разрешает работу элементов 69 и 70.После чтения или записи очередногобайта информации из содержимого счетчика 66 вычитается единица, что соответствует приращению адреса по отношению к адресации узла 16.При работе с узлом 14 непосредственно узлом 16 обнуляется регистр 64 и сигнал БОБ отсутствует. В этом случал сптаалы ЗУ ЗУ, Зл ЗУ поступают в узел 14 через элементы И 61 и 62 соответственно.формула изобретения1. Устройство для решения дифференциальных уравнений, содержащее с первого пс п-й решающие блоки, где и - порядок аппроксимирующей системы уравнений в сеточной области, блок ввод-вывода и первый блок управления, при этом первый блок управления содержит узел оперативной памяти, узел постоянной памяти, узел приоритетного прерывания и решающий узел, причем информационный выход решающего узла, адресный вход узла постоянной памяти, адресный вход узла оперативной памяти и информационный вход узла приоритетного прерывания объединены и подключены к первому . входу-выходу первого блока управления, первый информационный вход-выход решающего узла, выход узла постоянной памяти, информатщонный вход-выход узла оперативной памяти и первый информационный вход-выход узла приоритетного прерывания объединены и подключенык второмувходу-выходу первого блока управления, второй информационный вход-выход решающего узла, вход чтения узла постоянной памяти и второй информационный вход-выход узла .приоритетного прерывания объединены и подключены к третьему входу-выхо 143259ду первого блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены и блоков двунаправленной передачи данных и второй блок управления, причем первый вход-выход первого блока управления через общую шину адр;еса подключен к информационным входам и блоков двунаправленной передачи данных, к первому входу режима второго блока управления, к информацион ому входу блока ввода-вывода, второй ход-выход первого блока управления .через общую шину данных подключен к информационному входу-выходу блока ввода-вывода, к второму входу режима второго блока управления и к первым информационным входам-выходам п блоков двунаправленной передачи данных, третий вход-выход первого блока уп давления через общую шину управления подключен к управляющему входу-выхову блока ввода-вывода, к входу-выходу второго блока управления и к первым управляющим входам-выходам и блоков 25 ,цвунаправленной передачи данных, вторые информационные входы-выходы блоков двунаправленной передачи данных с первогопо и-й подключены соответственно к информационным входам-вы ходам решающих блоков с первого по п-й, вторые управляющие входы-выходы блоков двунаправленной передачи данных с первого по и-й подключены соответственно к управляющим входам- выходам решающих блоков с первого по п-й, информационные выходы блоков двунаправленной передачи данных с первого по и-й подключены соответственно кинформационным входам40 решающих блоков с первого по п-й, при этом в первый блок управления введен узел двунаправленной передачи данных, информационный вход, первый информационный вход-выход ц управляющий вход-выход узла двунаправленной передачи данных подключены соответственно к первому, второму и третьему входам-выходам первого блока управления, второй информационный вход-выход узла двунаправленной передачи данных подключен к информационному входу-вьмоду узла оперативной памяти, первый управляющий, второй управляющий и информационный вы 55 ходы узла двунаправленной передачи данных подключены соответственно к входам чтения, записи и адреса узлаоперативной памяти, выход которого 1 Оподключен к управляющему входу узла двунаправленной передачи данных2, Устройство по и. 1, О т л и ч а ю щ е е с я тем, что узел двунаправленной передачи данных содержит семь элементов И, два элемента ИЛИ, регистр, дешифратор, счетчик, двунаправленный элемент буферной памяти и однонаправленный элемент буферной памяти, при этом информационный вход узла двунаправленной передачи данных подключен к входу дешифратора, первый выход которого подключен к входу чтения счетчика, выход которого подключен к информационному входу однонаправленного элемента буферной памяти, выход которого подключен к информационному выходу узла двунаправленной передачи данных, первый информационный вход-выход которого подключен к информационным входам счетчика, регистра и к первому информационному входу-выходу двунаправленного элемента буферной памяти, вт рой выход которого подключен к второму информационному входу-выходу узла двунаправленной передачи данных, управляющий вход которого подключен к первому входу первого элемента И, первые входы второго, третьего и четвертого элементов И объединены с помощью монтажного ИЛИ, первый вход пятого элемента И и второй вход третьего элемента И объединены с помощью монтажного ИЛИ, первый вход шестого элемента И, третий вход третьего элемента И и второй вход четвертого элемента И объединены с помощью монтажного ИЛИ, входы записи регистра и счетчика объединены с помощью монтажного ИЛИ, выход первого элемента И, первые входы второго, пятого и шестого элементов И и вход записи регистра обьединены в жгут и подключены к управляющему входу-выходу узла двунаправленной передачи данных, выход второго элемента И подключен к вторым входам первого, пятого и шестого элементов И, к первому входу седьмого элемента И и к управляющим входам однонаправленного и двунаправленного элементов буферной памяти, первый выход регистра подключен к первому входу первого элемента ИЛИ и к третьему входу пятого элемента И, выход которого объединен с выходом третьего элемента И с помощью монтажного ИЛИ и подключен к первол," управляющему выходу узла двунаправ 1432557 12ленной передачи данных, к первому входу второго элемента ИЛИ и к первому входу режима двунаправленного элемента буферной памяти, второй5 выход регистра подключен к второму входу первого элемента ИЛИ и третьему входу шестого элемента И, выход которого объединен с выходом четвертого элемента И и подключен к второму уп равляющему выходу узла двунаправленной передачи данных, к второму входу второго элемента ИЛИ и второму входу режима двунаправленного элемента буферной памяти, выход второго элемента 15 ИЛИ подключен к второму входу седьмого элемента И, выход которого подключен к вычитающему входу счетчика, второй выход дешифратора подключен к входу чтения регистра, выход первого 20 элемента ИЛИ подключен к второму входу второго элемента И.3. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что второй блок управления содержит два узла постоянной памяти, регистр, дешифратор и счетчик, при этом первый и второй входы рейма второго блока управления подключены соответственно к информационным входам дешифратора и счетчи ка, выход счетчика и первый выход дешифратора подключены.соответственно к первому и второму адресным входам первого узла постоянной памяти, выход которого подключен к информационному входу регистравыход которого подключен к третьему адресному входу первого узла постоянной памяти и к адресному входу второго узла постоянной памяти, первый выход ко торого подключен к вычитающему входу счетчика, вход считывания кото;рого подключен к второму выходу дешифратора, четвертый адресный вход первого узла постоянной памяти объединен с входом записи счетчика с по.мощью монтажного ИЛИ, пятый и шестой адресные входы первого узла ностоянной памяти, вход записи-считывания регистра и с второго по пят,й выходы второго узла постоянной памяти объединены в жгут и подключены к входу- выходу второго блока управления.4. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок двунаправленной передачи данных содержит пять элементов И, два элемента ИЛИ, элемент НЕ, три дешифратора, триггер, счетчик, регистр, двунаправленный и однонаправленный узлы буферной памяти, при этом первый информационный вход-выход блока двунаправленной передачи данных подключен к информационному входу регистра, к первому информационному входу- выходу двунаправленного узла буферной памяти и к информационному входу счетчика, выход которого подключен к информационному входу однонаправленного узла буферной памяти, выход которого подключен к информационному выходу блока двунаправленной передачи данных, второй информационныйвход-выход которого подключен к второму информационному входу-выходу двунаправленного узла буферной памяти, информационный вход блока двунаправленной передачи данных подключенк входам первого и второго дешифраторов, выходы первого и второго дешифраторов подключены соответственнок входам считывания регистра и счетчика, входы записи которых объединеныс помощью монтажного ИЛИ, выход третьего дешифратора подключен к информационному входу триггера, вход установки в О" которого подключен к первому выходу регистра, второй выход которого подключен к первым входам первых элементов ИЛИИ И.,прямой выход последнего подключен к первому входу режима двунаправленного узла буфернои памяти и к первому входу второгоэлемента ИЛИ, выход которого подключен к первому входу второго элементаИ, выход косрого подключен к вычитающему входу счетчика, третин выход регистра подключен к первому входу третьего элемента И и к второму входу первого элемента ИЛИ, выход которого подключен к входу элемента НЕ, выход третьего элемента И подключен к второму входу режима двунаправленного узла буферной памяти и второму ,входу второго элемента ИЛИ, инверсный вход первого элемента И подключенк второму входу третьего элемента И, к первому входу четвертого элемента И и к первому входу пятого элемента И, выход которого подключен к входурежима однонаправленного узла буферной памяти, к второму входу второгоэлемента И и к третьему входу режима двунаправленного узла буферной памяти, третий вход третьего элемента И, вторые входы четвертого, пятого и первого элементов И объединены с помощью монтажного ИЛИ, четвертый входтретьего элемента И, третьи входычетвертого, первого элементаИ ипя-того элементов И объединены с помощью монтажного ИЛИ, выход четвертогоэлемента И, пятый вход третьего элемента И, четвертый вход первого элемента И, третий вход третьего элемента И, вход записи регистра и выходтриггера объединены в жгут и подключены к первому управляющему входувыходу блока двунаправленной передачи данных, четвертый вход четвертогоэлемента И, выход третьего элементаИ, четвертый вход третьего элементаИ, прямой выходпервого элемента И,выход элемента НЕ, четвертый, пятый, шестой выходы регистра, входтретьего дешифратора и синхровходтриггера объединены в жгут и подключены к второму управляющему входу"выходу блока двунаправленной передачиданных.