Устройство для разделения коррелограмм

,ЯО 5 Н 4 ПИСАНИЕ ИЗОБРЕТВТОРСНОМЪ СВИДЕТЕЛЬСВ У-24 го из суммы случаиных процессов, подвергнутых разным масштабно-временнымискажениям. Цель изобретения - повышение быстродействия. Устройство содержит элементы НЕ 1, 2, коррелятор3, группы элементов И 4, 5, 29-37,элементы И 6-8, 38-40, группы элементов ИЛИ 9, 41-43, элементы ИЛИ 10,44-46, блоки памяти 11, 26, триггеры12, 13, счетчики 14-16, дешифратор17, блок синхронизации 18, вычислительный блок 19 вычисления сумм частных коррелограмм, блоки форсированиямладших 20 и старших 21 адресов, коммутаторы младших 22, 23 и старших 24,25 адресов, блок контроля четности р Бкд. Р 39 мин 88.8) е свидетельст С 06 Г 15/33 свидетельство С Об Г 15/31(57) Изобретениетельной и вычислиможет быть испольння функции взаимн РАЗДЕЛ КОРРЕносится и ельнои хникеизме и овано,дл й коррел яиик ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙключен к второму входу второго элемента И и через второй элемент НК к второму входу четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу записи второго блока памяти, а второй входсоединен с выходом третьего элемента И и первым входом третьего элемента , ИЛИ, второй вход которого подключен к выходу второго элемента И, а выход , соединен с входом записи первого блока памяти, (Б)-й информационныйвыход третьего счетчика соединен с(И)-ми информационными входамиблока контроля четности и блока формирования старших адресов, выход которого подключен к информационным , входам первого.и второго коммутаторов 20 старших адресов, выход первого элемента НЕ соединен с вторым входом . управления режимом первого коммутатора старших адресов, с вторым и первым входами управления режимом соот ветственно второго и первого коммута, торов младших адресов, вторыми входами элементов И второй группы, первыми входами элементов И пятой группы, десятой и одиннадцатой групп, выходы элементов И первой группы подключены к первым входам элементов ИЛИ третьей и четвертой групп, выходы которыхсоединены с информационными входами Соответственно первого и второго блоков памяти, группа информационных выходов первого блока памяти подклю,чена к вторым входам элементов И четвертой группы, группа информационных выходов второго блока памяти соеди 40 иена с вторыми входами элементов И пятой группы, второй выход блока " синхронизации соединен с вторым информационным входом блока формирования младших адресов и первым входом45 четвертого элемента ИЛИ, второй вход которого соединен с третьим выходом блока синхронизации, а выход - с входом управления режимом блока формирования млацших адресов, группа выходов которого соединена с группамивторых информационных входов первогои второго коммутаторов младших разрядов, выходы которых подключены кадресным входам младших разрядов соответственно первого и второго бло ков памяти, выход четвертого элемен- ,та ИЛИ соединен с тактовыми входами первого, второго и третьего регистров блока вычисления сумм частныхкоррелограмм, в блоке вычисления суммчастных коррелограмм выход первогорегистра соединен с первыми входамипервого сумматора и информационньии входами второго регистра, выход которого соединен с первым входом второго сумматора, выход третьего регистра соединен с вторыми входами первого и второго сумматоров, выход элементов ИЛИ первой группы соединен синформационным входом третьего регистра блока вычисления сумм частных коррелограмм, выход элементов ИЛИ второй группы поключен к информационному входу первого регистра блока вычисления сумм частных коррелограмм, группа выходов первого сумматора, блока вычисления сумм частных коррелограмм соединена с вторыми входами элементов И шестой группы, выходы которых подключены к вторым входам элементов И девятой и десятой групп, группа выходов второго сумматора блока вычисления сумм частных коррелограмм подключена к вторым входам элементов И седьмой группы, выходы которых соединены с вторыми входамиэлементов И восьмой и одиннадцатойгрупп, выходы элементов И восьмой идевятой групп соединены с вторымивходами элементов ИЛИ соответственно третьей и четвертой групп, выходы элементов И десятой и одиннадцатой групп соединены с третьими входами элементов ИЛИ соответственно третьей и четвертой групп.2. Устройство по и.1, о т л и - ч а ю щ е е с я тем, что блок формирования младших адресов содержит мультиплексор, счетчик, группу элементов И и сумматор, причем адресные входы мультиплексора являются адресныья входами блока, а информацион- ные входы мультиплексора являются группой входов сдвига адресов блока, первый разряд информационного входа мультиплексора соединен с шиной нулевого потенциала, выход мультиплексора соединен со счетным входом счетчика, вход сброса которого является установочным входом блока, разрядные выходы счетчика подключены к первым вхоцам элементов И группы, вторые входы которых соединены и являются входом управления режимом блока, выходы элементов И группы подключены к первой группе входов сумматора, вто-, 19 1432 рая группа которого является первым информационным входом блока, вход переноса сумматора является вторым информационным входом блока, а выход сумматора является выходом блока.3. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок формирования старших адресов содержит г группу Имультиплексоров на М канала каждый, причем адресные входы мультиплексора являются адресными входами блока, (ц+1)-й информацион 558 20нйй вход и-го мультиплексора подклю- чен к шине нулевого потенциала, ин-, формационные входы с первого по и-йО-го мультиплексора подключены соответственно с и-го по первый к информационным входам блока, а информационные входы с (ц+2)-го по И-й о-гомультиплексора, кроме (Б)-го мультиплексора, подключены к (М-1)-му информационному входу блока, выходы мультиплексора являются выходами блока.1432558 Со тавитель Е.Хурти Корректор М.Пожо ехред М.Дндык ор тор Заказ 5444/4 олиграфическое предприятие, г. Ужгород, ул. Проектная,П ствен ираж 704сударствеиноам изобретенва, Ж, Раув ТВНИИПИ Гопо дел13035, Мосх Подписнокомитета СССРи открытиикая наб., д. 4/1432558 27, элемент ИСКЛ 1 ЧЯОЩЕЕ ИЛИ 28. Уст-.ройство позволяет вычислить результирующие коррелограммы по массиву, состоящему из частных коррелограьм,1Изобретение относится к измерительной и вычислительной техшпсе иможет быть использовано для измеренияФункции взаимной корреляции каждогоиз суммы случайных процессов, подвергнутых разным масштабно-временнымискажениям.Цель изобретения - повышение быстродействия,На фиг. 1 приведена структурнаясхема устройства для разделения коррелограмм, на Фиг, 2 - структурнаясхема вычислительного блока; пафиг. 3 - структурная схема блока Формирования.младших адресов, на Фиг,4структурная схема блока Формированиястарших адресов, па Фиг, 5 - струк"турная .схема коммутатора старших адресов, на фиг. 6 - структурная схемакоммутатора младших адресов, наФиг. 7 - направленный граф алгоритмавычисления отсчетов РК, на фиг. 8временная диаграмма микроцикла работыустройства, на Фиг. 9 - четыре таблицы, отражающие очередность обращаемости к ячейкам памяти первого ивторого блоков памяти на каждом изчетырех циклов.Устройство состоит из первогои второго 2 элементон НЕ, коррелятора 3, первой 4 и седьмой 5 групп элементов И, пятого б, первого 7 ишестого 8 элементов И, четвертой группыэлементов ИЛИ 9, первого элементаИЛИ 10, второго блока 11 памяти, второго 12 и первого 13 триггеров, второго 14, третьего 15 и первого 16счетчиков, дешифратора 17, блока 8синхронизации, блока 19 вычислениясумм частных коррелограмм блока 20Формирования младших адресов, блока21 Формирования старших адресов,второго 22 и первого 23 коммутаторовмладших адресов, второго 24 и первого 25 коммутаторов старших адресов используя для хранения массивов отсчетов частных и результируацих коррелограмм один и тот же массив ячеек памяти, 2 з,п. Ф-лы, 9 ил. 2первого блока 26 памяти, блока 27контроля четности, элемента ИСКЛЮЧЙОЩЕЕ ИЛИ 28, шестой 29, одиннадцатой 30, восьмой 31, девятой 32, деся 5 той 33, пятой 34, третьей 35, четвертой 36 и второй 37 групп элементовИ, второго 38, четвертого 39 и третьего 40 элементов И, третьей 41,второй 42 и первой 43 групп элемен 10 тон ИЛИ, четвертого 44, второго 45и третьего 46 элементов ИЛИ,Вычислительный блок, фиг,2 состо-ит изпервого 47, второго 48 и третьего 49 регистров, первого 50 и вто рого 51 сумматоров,Блок формирования младших адресов(Фиг.3) состоит из мультиплексора 52,счетчика 53, группы элементов И 54и сумматора 55.20 Блок Формирования старших адресов(Фиг.4) состоит из группы мультиплексоров 56.Коммутатор старших адресов (фиг.5)состоит из группы элементов И 57 игруппы элементов ИЛИ 58.Коммутатор младших адресов (фиг.6)состоит из первой 59 и второй 60групп элементов И и группы элементовИЛИ 61,30 Устройство работает следующим об"разом.Сигналы Х(с) и У поступают соответственно на первый и второй инФормационные входы коррелятора 3. Ра 35 бота коррелятора 3 синхронизируетсяимпульсами, генерируемыми на первомвыходе блока 18 синхронизации и выходе переполнения счетчика 14 так, чтоочередные отсчеты частных коррело"40 грамм (ЧК), вычисленные в корреляторе 3, представленные М-разрядным двоичным кодом, поступают на первые вхо,ды М элементов И 4 первой группы впорядке, совпадающем с порядком сме 45 ны состояний счетчика 14,1432558 Начало работы устройства совпадает с моментом времени, когда счетчик 16 переходит в состояние "0" и на его выходе возникает импульс, устанавливающий триггер 13 в состояние "0", В соответствии с этим элементы И 4 первой группы и элемент И 7 оказываются открытыми, а элементы И 5 и 29 седьмой и шестой групп и элементы 1 О И 6, 8 и 40 оказываются закрытыми. Это соответствует режиму записи отсчетов ЧК, вычисляемых коррелятором 3, в блоки 11 и 26 памяти. 11 оявление каждого нового отсчета ЧК совпадает 15 с передним фронтом импульса, генерируемого на первом выходе блока 18 синхронизации. М-разрядный код очередного отсчета ЧК через группу 4 открытых элементов И поступает на 20 информационные входы блоков 11 и 26 памяти, причем, на вход блока 11 памяти через группу 9 элементов ИЛИ, а на вход блока 26 памяти - через группу 41 элементов ИЛИ. Запись этих 25 отсчетов осуществляется либо в блок 11, либо в блок 26 памяти в зависимости от того, какой из элементов И 38 или 39 в момент генерации указанного импульса открыт. Если открыт 30 элемент И 39, импульс генерируемый на первом выходе блока 18 синхронизации, поСтупает через элемент И 39 и элемент ИЛИ 45 на вход записи блока 11 памяти. Если открыт элемент И 38, импульс поступает через элемент И 38 и элемент ИЛИ 46 на вход записи блока 26 памяти. Указанным импульсом и осуществляется запись очередного отсчета ЧК в соответствующий блок памяти, Этим обеспечивается попеременная запись отсчетов ЧК в блоки 11 и 26 памяти по адресу, генерируемому на группах выходов коммутаторов младших и старших адресов. 45В рассматриваемом режиме на адресные входы блоков формирования младших 20 и старших 21 адресов, а также входы дешифратора 17 с информационных выходов счетчика 16 поступает ну- б левой код, в соответствии с которым коды, генерируемые счетчиком 14 в качестве младшего адреса, а коды, генерируемые счетчиком 15 в качестве старшего адреса, поступают через блоки 20, 22 и 23 и блоки 21, 24 и 25 соответственно на адресные входы младших и старших адресов блоков 11 и 26 памяти без изменения. Таким образом, смена старшего адреса на адресных входах обоих блоков памяти врежиме записи отсчетов ЧК происходитпосле вычисления каждой второй отначала работы устройства ЧК. Вопроср какой из блоков 11 или 26 записываются отсчеты очередной из пары подряд следующих ЧК решается посредством управления состоянием элементов И 38 и 39, осуществляемым с помощью элемента НЕ 2 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 28, входы которого подключены к выходу триггера 12 и выходу блока 27 контроля четности.Схема контроля четности вырабатывает низкий потенциал, если сумма единиц на информационных выходах счетчика 15 четная, и высокий потенциал, если сумма упомянутых единиц нечетная. В элементе ИСКЛЮЧАКЩЕЕ ИЛИ происходит сравнение этого потенциала с выходным сигналом триггера 12, благодаря чему на его выходе вырабатывается низкий потенциал, когда сумма единиц на информационных выходах счетчика 15 и триггера 12 четная, и высокий потенциал, если сумма единиц нечетная, Так как код, генерируемьп триггером 12 и счетчиком 15, соответствует номеру ЧК, вычисленной коррелятором 3 после начала работы устройства, получается, что в моменты времени, когда в корреляторе идет процесс вычисления отсчетов первой, четвертой, шестой, седьмой и т.д. ЧК, которым соответствует четная сумма единиц на иинформационных выходах счетчика 15 и триггера 12,оказывается открытым элемент И 39 и отсчеты упомянутых ЧК записываются в блок 11 памяти по адресам с нулевого по (И)-й (И - количество отсчетов в ЧК) первой ЧК, с И-го по (2 М -1)-й четвертой ЧК и т.д.В моменты времени, когда в корреляторе 3 идет процесс вычисления отсчетов второй, третьей, пятой, восьмой и т.д. ЧК, которым соответствует нечетная сумма указанных единиц, оказывается открытым элемент И 38 и отсчеты ЧК записываются в блок 26 памяти по адресам с нулевого по (М)-й второй ЧК, с И 1-го по (2 И -1)-й третьей ЧК и т,д. При этом /обеспечивается соответствие младшего адреса, которьп может принимать значения от 0 до (И) порядковому номеру отсчета очередной ЧК, старше 1432558го адреса, который может приниматьзначения от О до М порядковому номеруочередной пары подряд вычисленных ЧК (И - количество частных коррело 5грамм) . Размещение каждой из ЧК указанной пары в блоке 11 или в блоке26 рассмотрено вышее. Процесс записиотсчетов ЧК в блоки 11 и 26 памятиоканчивается синхронно с моментом 10времени, когда счетчик 15 переходитв состояние "0" и на его выходе возникает импульс, устанавливающий триггер 13 в состояние "1". При этомв блоках 11 и 26 памяти оказываются 15записанными отсчеты И ЧК, измеренных 1 последовательно без разрывов во времени. коррелятором 3. Причем половинуВ/2 ЧК - в блоке.11 и половину М/2ЧК - в блоке 26. 20В соответствии с новым состоянием"1," триггера 13 элементы И 5 и 29седьмой и шестой групп и элементы И 6, 8 и 40 оказываются открытыми, аэлементы И 4 первой группы и элемент 25И 7 оказываются закрытыми. Это соответствует режиму расчета отсчетов ЧК.В направленном графе алгоритма вычисления отсчетов РК (фиг.7) количество И ЧК принято равным шестнадцати, ЭОтогда М равно четырем, Слева в круглых скобках приведены старшие адреса ячеек блока 11 памяти а в квадратных скобках - старшие адреса ячеек блока 26 памяти, по которым происходит запись отсчетов ЧК, получен-ных последовательно во времени иобозначенных индексами К, К 4, К,..,Ки К соответственно нулевая, первая, вторая, , четырнадцатая ипятнадцатая ЧК (или их отсчеты),Справа индексами К(0), К(1), К(2)К( 14), К( 15) обозначены результирующие коррелограммы (РК) (или ихотсчеты), моделирующие изменение задержки между входными сигналами заобщее время Т = п И С на нуль, один, два,четырнадцать, пятнадцатьинтервалов М соответственно. Иь обозначает операцию суммирования каждо 50го отсчета ниже расположенной коррелограммы с отсчетом выше расположенной коррелограммы с тем же аргументом. 1, И, М, У 4, 14, 10 19И обозначают операцию суммированиякаждого отсчета ниже расположенной55коррелограммы, с отсчетом выше расположенной коррелограммы, аргумент которого отличается соответственно для И на один, 4 с два, ИЭ три, Мл четыре, Ч пять, Ч шесть, Ир семь, Н восемь интервалов й 1, Коррелограммы, получаемые на каждом шаге суммирования отсчетов вьше и ниже расположенных коррелограмм назовем промежуточными РК и обозначим индексом К/1, где 1 - количество интервалов Д, на которое моделируется изменение задержки данной промежуточной РК, Ь - номер очередности ее получения в данном цикле работы устройства,В первом цикле рассчитываются промежуточные коррелограммы с индексами от К(0) до К(1), во втором цикле от К(0)о до К(3) и т.д, В последнемцикле рассчитываются РК с индексами от К(0) до К( 15) .Операция суммирования одного из ,отсчетов ниже расположенной на фиг,7 коррелограммы с отсчетами выше расположенной коррелограммы осуществляется в пределах одного микроцикла (периода следования ичпульсов, генерируемых на первом выходе блока 18 синхронизации). В каждом микроцикле очередного цикла работы устройства иэ одного отсчета ниже расположенной на фиг. 7 коррелограммы и двух следующих подряд отсчетов выше расположенной одноименной коррелограммы, полученных в предыдущем цикле, получается по одному отсчету пары промежуточных РК, одна иэ которых имитируетвдвое большее изменение задержки, а другая - вдвое большее плюс единица. Например, пусть в произвольном микроцикле очередного цикла рассчитывается по одному отсчету коррелограмм с индексами К(1) и К(1+1). Тогда в качестве слагаемых используются отсчеты коррелограмм, полученных в предыдущем цикле работы устройства, с1 1индексами К(-) и К(-) Важной особенностью графа, изображенного на фиг. 7, является то, что в нем на всех этапах расчета обеспечиваются запись и хранение отсчетов пары промежуточнык коррелограмм в разные блоки памяти. Это допускает возможность одновременного обращения вычислителя к обоим блокам 11 и 26 памяти для одновременного вычисления одноименных отсчетов сразу двух промежуточных коррелограмм с индексами К(1) и К(1+1) .В пределах одного микроцикла работы устройства в блоке 18 синхронизации в соответствии с тактовыми сигналами (Фиг.8 а) на его первом (фиг.8 г) втором (фиг.8 д) и третьем (фиг.8 в) выходах вырабатываются импульсы.Рассмотрим микроцикл работы уст.ройства (Фиг.8), начиная с момента времени , когда счетчик 14 обнуляется (Фиг.8 ж), а счетчик 15 переходит в очередное ь-е состояниеПри этом в зависимости от кода, поступающего на адресные входы блока 20 Формирования младших адресов, перепад напряже ния, возникающий в момент времени на одном из группы информационных входов может через мультиплексор 52 поступить на счетный вход счетчика 53,модифицируя его состояние на единицу, Допустим, состояние счетчика 53 в момент времениустанавливается равным М (фиг,8 з) .В рассматрйваемсм режиме на адресные входы блоков формирования млад ших и старших адресов, а также входы дешифратора 17 и группы информационных выходов счетчика 16 поступает код, отличный от нулевого, в соответствии с которым коды, генерируемые счетчиками 14 и 15, в процессе прохождения через блоки 20, 22, 23 и блоки 21 24, 25 претерпевают изменения. Изменяется от одного состояния счетчика 15 к другому и порядок соединения групп входов блока 19 с группами выходов блоков 11 и 26 и групп выходов блока 19 с группами входов блоков 11 и 26. Осуществляется последнее с помощью блока 27 контроля четности, элемента НЕ 1 и групп элементов И 30-37. Например, если на информационных выходах счетчика 15 в результате его перехода в очеред" ное состояние образовался код с чет-.45 ной суммой единиц, на выходе блока 27 генерируется низкий, а на выходе элемента НЕ 1 высокий потенциал . В связи с этим элементы И групп 30, 32, 35 и 36 оказываются закрытыми, а элементы И групп 30, 33, 34 и 37 - открытыми Это значит, что группа выходов сумматора 51 через группу 30 открытых элементов И и группу 9 элементов ИЛИ оказывается подключенной к, группе информационных входов блока 55 11 памяти, группа 60 выходов сумматора 50 через группу 33 открытых элементов И и группу 41 элементов ИЛИ оказывается подключенной к группе информационных входов блока 26 памяти, группа 62 информационных входов регистра 47 через группу 34 открытых элементов И и группу элементов ИЛИ 42оказывается подключенной к группе информационных выходов блока 11 памяти,группа информационных входов регистра 49 через группу 3 открытых элементов И и группу элементов ИЛИ 43 оказывается подключенной к группе информационных выходов блока 26 памяти. Это значит, что при таком состоянии счетчика 15 в качестве ниже расположенной на Фиг, 7 промежуточной ксррелограммы, вычисленной в предыдущем цикле, используется коррелограмма, размещенная в блоке 26 памяти, а в качестве вьшераспслсженной на Фиг, 7 одноименной промежуточной ксррелограммы используется коррелограмма, размещенчая в блоке 11 памяти. Старшие адреса этих коррелограммустанавливаются на группах выходов коммутаторов 25 и 24. Младшие адреса этих ксррелсграмм устанавливаютсяна группах выходов коммутаторов 23и 22,При рассматриваемом состояниисчетчика 15 с выхода блока 27 кснтроля четности на первый первого и второй второго управляющие входы коммутаторов 22 и 23 соответственно поступает низкий потенциал. благодаря чему элементы И 59 первого и элементы И 60 второго ксьюутатсрсв младших адресов оказываются закрытыми, В то же время, с выхода элемента НЕ 1 на второй первого и первый второгоуправляющие входы соответственно коммутаторов 22 и 23 поступает высокий потенциал, благодаря чему элементы И 60 первого и элементь И 59 второго коммутаторов 22 и 23 сказываются открытыми. В связи с этим через группу 60 элементов И и группу 61 элементов ИЛИ коммутатора 22 на группу младших адресных входов блока 11 памяти поступает код, Формируемый в блоке 20Формирования младших адресов, а через группу 59 элементов И и группу 61 элементов ИЛИ коммутатора 23 на группу младших адресных входов блока 26 памяти поступает код, генерируеььп на группе информационных выходов счетчика 14.Рассмотрим очередность смены младших адресов на выходе блока 20 форми 1432558рования младших адресов в пределахрассматриваемого микроцикла работыустройства,На дополнительном информационномвходе и выходе разрешения блока 20 винтервале времени 1-Сд (фиг,8) генерируется нулевой потенциал. ЭлементыИ 54 (Фиг.З) закрыты и в качествемладшего адреса на выходе блока 20генерируется код состояния счетчика14, который без изменения проходитчерез сумматор 55. Сигналы, генерируемые на втором и третьем выходахблока 18, объединяются в элементеИЛИ 44. В результате,.в интервалевремени С 1 -С на входе разрешенияблока 20 генерируется высокий потен-,циал, открывающии. элементы И 54.Благодаря этому, в сумматоре 55 вэтсм интервале времени суммируютсякоды счетчиков 14 и 53, а в интерва"ле времени С-, когда с второговыхода блока 18 на вход переноса сумматора 55 также поступает высокий 25потенциал (фиг,8 г), к им добавляетсяеще единица,В соответствии с рассматриваемым.состоянием счетчика 15 (он переходитв состояние, когда сумма единиц наего информационных выходах четная),а с ним и состояниями блоков 20-25и 27 групп с ЗО по 37 элементов И,а также выше рассмотренной очередностью смены адресов на группе выходовблока 20 работа устройства в пределах 35микроцикла осуществляется следующимобразом,В интервале времени-Т на информационных выходах блока 11 памятигенерируется М-разрядный двоичныйкод (О+И )-го отсчета выше расположенной на Фиг7 1-й промежуточнойРК, Задним Фронтом импульса (Фиг,8 и,момент времени С), генерируемого вэтом интервале времени на выходе45элемента ИЛИ 44, этот код записывается в регистр 47 (Фиг.2) третьего слагаемого.В интервале времени Сна ипформационнык выходах блока 11 памятигенерируется М-разрядный двоичый кад(О+И +1)-го отсчета выше расположенной на фиг. 7 1-й промежуточной Р 1(.На информационных выходах блока 26памяти в этом же интервале временигенерируется М-разрядный двоичныйкод нулевого отсчета ниже расположенной на фиг, 7 1-й промежуточной РК,Задним фронтом импульса (Фиг.8 и, момент времени Г), генерируемого в этом интервале времени на выходе элемента ИЛИ 44, код, хранившийся врегистре 47, переписывается в регистр 48, код, генерируемый на выходе блока 11 памяти, записывается в регистр 47,.код, генерируемый на выходе блока 26 памяти, записывается в регистр 49.В интервале времени -4 результат сложения кодов регистров 48 и 49 возникающий на группе выходов сумматора 51 (Фиг,2), поступает через группу М открытык элементов И 5, группу М открытых элементов И 30 и группу М элементов ИЛИ 9 на группуинформационных входов блока 11 памяти. В этом же интервале времени результат сложения кодов регистров 49и 47, возникающий на группе выходовсуьщатора 50, поступает через группуМ открытых элементов И 29, группуМ открытых элементов И 33 и группуМ элементов ИЛИ 41 на группу информационных входов блока 26 памяти, Импульсом (Фиг.8 д), генерируемым в этоминтервале временина выходах элементов ИЛИ 45 и 46, упомянутые результаты сложения записываются: первый - в блок 11 памяти на место нулевого отсчета выше расположенной на фиг, 7 1-й промежуточной РК, второй - в блок 26 памяти на место нуле" вого отсчета ниже расположенной на Фиг. 7 1-й промежуточной РК, упомянутые отсчеты которых уже не нужныдля дальнейших расчетов.1(огда счетчик 15 находится в состоянии, при котором сумма единиц на его информационных выходах нечетная, открытыми оказываются группы 31, 32, 33 и Зб элементов И, а группы 30, 33, 34 и 37 элементов И - закрытыми. Блоки 11 и 26 памяти в своем взаимодействии с вычислительным блоком 19 меняются местами. Из блока 26 памяти вызываются отсчеты расположенной выше на Фиг. 7 промежуточной РК, а из блока 11 памяти - ниже расположенной одноименной ГК. Коммутатор 23 посту;пает на группу младших адресных входов блока 26 памяти код, Формируемый в блоке 20 формирования младших адресов. Коммутатор 22 пропускает на группу мпадшнх адресных входов блока 11 памяти код, генерируемый на группе информационных выходов счетчика14. В остальном, в пределах микроцикла, работа устройства протекает ана,логично рассмотренной.Интервал времени, равный периоду следования выходных импульсов счетчика 15 сназовем циклом работы устройстваКоличество циклов работы устройства в рассматриваемом режиме равно 1 орУ. Если количество исходных 10 частных коррелограмм равно шестнадцати (фиг.7), то количество циклов работы устройства равно четырем.Четыре таблицы (в соответствии с количеством циклов) отражают очеред 15 ность обращаемости к ячейкам памятипервого 11 и второго 26 блоков памяти на каждом из четырех циклов работы устройства (фиг.9) . Римскими цифрами 1-17 над таблицами обозначены 20 номера циклов, к которым эти таблицыотносятся. В этих таблицах столбикСч.15 отражает состояние счетчика 15,столбик БП - номер блока памяти, к которому относится строка, находящаяся в таблице справа от него и несущая информацию о коде, генерируемом на его старших адресных входах при данном состоянии счетчика 1,5,Столбики Вых. К.С.А. отображают состояния вы 30 ходов соответствующего коммутатора старших адресов (если слева находится номер блока 11 памяти, то строка относится к коммутатору 24, если слева номер блока 26 памяти, то строка относится к коммутатору 25). В столб 35 це ПР,РК изображены индексы промежуточных РК К(е) Ь, отсчеты которых записываются по данному старшему адресу блока памяти, номер которого находится слева в этой строке таблицы.В течение первого цикла на входы управления режимом блока 20 и 21 и дешифратора 17 из счетчика 16 поступает нулевой код, при котором на45 всех выходах дешифратора 17, кроме нулевого, вырабатывается низкий потенциал, Благодаря этому (И) элементов И 57 обоих коммутаторов старших адресов оказываются закрытыми. :В свою очередь мультиплексоры 56 при50 нулевом коде на адресных входах блока 21 передают на выходы информацию, поступающую на их первые входы, которая без изменений поступает через группы 58 элементов ИЛИ коммутаторов старших адресов на их выходы. Как видно из таблицы 1 (фиг.8), код ,Вых,К.С.А. в этом случае полностью совпадает с кодом, поступающим на информационные входы блока 21Мультиплексор 58 блока 20 в рассматриваемом цикле также передает на его выход или на счетный вход счетчика 59 информацию, поступающую на его первый вход, Так как эта информация равна нулю,состояние счетчика 59 в рассматриваемом цикле не меняется и все время равно нулю. В связи с этим в каждом микро- цикле первого цикла работы устройства отсчеты ниже расположенной коррелограммы складываются с отсчетами выше расположенной коррелограммы либо без сдвига (получаются промежуточные РК с индексом Р(0, либо со сдвигом на единицу (получаются отсчеты промежуточных РК с индексом Р(1 .В течение второго цикла на адресные входы блоков 20 и 2 1 и дешифратора 17 из счетчика 16 поступает код, равный единице, при котором на единичном выходе дешифратора 17 выраба" тывается высокий потенциал, открывающий первый из группы 57 элементов И, на второй вход которого в коммутаторе 24 поступает сигнал с выхода блока 27 контроля четности, а в коммутаторе 25 - с выхода элемента НЕ 1. Мультиплексоры 56 и 52 при единичном коде на группе адресных входов блоков 21 и 20 передают на выходы информацию, поступающую на их вторые информационные входы. Код на информационных выходах блока 21 в этом случае представляет собой перестановку разрядов кода, поступающего на инфор мационные входы блока 21, А именно первый разряд на место второго, второй - третьего.предпоследний - последнего. На выход первого передается во втором цикле нулевой потенциал. Преобразованный описанным способом код с выхода блока 21 через элементы ИЛИ 58 коммутаторов 24 и 25 старших адресов поступает на их выходы, только в коммутаторах 24 нулевой код первого разряда в первом элементе ИЛИ 58 заменяется кодом, генерируемым в этот момент времени на выходе блока 27, а в коммутаторе 25 нулевой код первого разряда в первом элементе ИЛИ 58 заменяется кодом, генерируемым в этот момент времени на выходе элемента НЕ 1.Как видно из таблицы 11, такой способ формирования старших адресов способствует тому, что первую поло 13 1432558вину второго цикла из блоков памяти11 и 26 в вычислительный блок 19 попарно вызываются отсчеты промежуточных РК с индексом 0 К(0)1, а вторую половину - с индексом один 1 К(1)1. На второй вход мультиплексора 52 поступает выход предпоследнего разряда счетчика 15, отрицательный перепад напряжения на котором происходит 10 как раэ посредине второго цикла. Поэтому первую половину второго цикла в счетчике 53 сохраняется нулевое состояние, а вторую половину - единичное состояние. Первую половину в 15 блоке 20 происходит сдвиг адресов сумсуммируемых отсчетов выше расположенных на фиг, 7, коррелограмм на ноль и один интервал С, в результате чего получаются промежуточные РК с индек сом "0" и "1" соответственно К(0) и К(1), Вторую половину второго цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов, выше расположенных иа фиг. 7 выше соответствующих 25 коррелограмм на один и два интервала 6 С, в результате чего получаются промежуточные РК с индексом два и три соответственно К(2) и К(3).В течение третьего цикла на адрес ные входы управления режимом блоков 20 и 21 и дешифратора 17 из счетчика 16 поступает код, равныи двум, при котором на выходе два дешифратора 17 вырабатывается высокий потенциал открывающий второй из группы 57 элементов И. Мультиплексоры 56 и 52 при коде два на группе информационных входов блоков 21 и 20 передают на выходы информацию, поступающую на их третьи входы, Код иа информационных выходах блока 21 в этом случае представляет перестановку разрядов кода, поступающего на его информационные входы в порядке - первый разряд на место третьего, второй - четвертого,предпоследний на место первого, Нулевой потенциал в третьем цикле передается на выход втоРого мультиплексора 56. При этом нулевые коды уже вторых разрядов заменяются в коммутаторе 24 кодом, генерируемым на выходе блока 27, а в коммутаторе 25 кодом, генерируемым на выходе элемента НЕ 1.Как видно из таблицы ЕЕЕ, в первую четверть третьего цикла из блоков 11 и 26 памяти в вычислительный блок 19 попарно вызываются отсчеты промежуточных РК с индексом ноль К(0), вторую четверть - с индексом один К(1), третью четверть - с индексом два К(2), четвертую четверть - с индексом три К(3). На третий вход мультиплексора 52 поступает выход третьего от конца разряда счетчика 15, отрицательный перепад напряжения на котором происходит три раза каждый раз через четверть длительности цикла. В результате первую четверть третьего цикла счетчик 53 находится в состоянии ноль, вторую - один, третью. - два, четвертую - три. Первую четверть третьего цикла в блоке 20 происходит сдвиг адресовсуммируемых отсчетов на ноль и один интервал ДС, в результате чего получаются промежуточные РК с индексом ноль и единица соответственно К(0) и К(1). Вторую четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов на один и два интервала Д, в результате чего получаются. промежуточные РК с индексом два и три соответственно К(2) й К(3). Третью четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов промежуточных РК с индексом К(2) на два и три интервала ЬС, в результате чего получаются промежуточные РК с индексом четыре и пять соответственно К(4) и К(5) . Четвертую четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов промежуточных коррелограмм с индексом К(3) на три и четыре интервала ЬС, в результате чего получаются промежуточные РК с индексом шесть и семь соответственно К(6) и К .Последующие циклы работы устройства протекают аналогичным образом.Каждая смена состояния счетчика 16 режимов вызывает новую перестановку старших адресов, формируемых блоком 21, и коммутацию выходов блоков 27 и 1 на место следующего более старшего разряда в коммутаторах 24 и 25 по описанному принципу. На вход счетчика 53 через мультиплексор 52 коммутируется следующий, более, младший разряд счетчика 15, Количество моделируемых законов изменения задержки удваивается, пока в последнем цикле не будут вычислены все И результирующие коррелограмм, моделирующих М законов изменения задержки.формула изобретения 1, Устройство для разделения коррелограмм, содержащее коррелятор,5 шесть групп элементов И, две группы элементов ИЛИ, два блока памяти, первый элемент И, три счетчика, два триггера, дешифратор и блок синхронизации, причем первый и второй информационные входы коррелятора являются соответственно первым и вторым информационными входами устройства, первый выход блока синхронизации соединен с входом синхронизации коррелятора, выход которого соединен с первыми входами элементов И пеРвой группы, информационные выходы первого и второго блоков памяти подключены соответственно к первым входам элементов И второй и третьей групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ 1 первой группы, выходы элементов И четвертой и пятой групп подключены 25 соответственно к первым и вторым входам элементов ИЛИ второй группы, выход переполнения первого счетчика соединен с входом сброса первого триггера, инверсный выход которого соединен с первым входом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейст, вия, в него введены блок вычисления сумм частных коррелограмм, содержа. щий три регистра и два сумматора, блок формирования старших адресов, блок формирования младших адресов, блок контроля четности, два коммутатора старших адресов, два коммутатора младших адресов, второй триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента НЕ, пять групп элементов И, две группы элементов ИЛИ, четыре элемента ИЛИ и пять элементов И, причем первый выход блока синхронизации соединен с первыми входами второго, третьего и четвертого элементов И и счетным входом второго счетчика, выход переполнения которого подключен к входу сброса коррелятора, входу запуска блока синхронизации, первому входу пятого элемента И и счетному входу второго триггера, выход которого соединен с первым входом элемента ИСКЛЮЧАКЗЦЕЕ ИЛИ и с вторым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И,выход первого элемента ИЛИ соединенс И-и разрядом (И = 1 од И, И - число частных коррелограмм) входы сдвига адресов блока формирования младших адресов и счетным входом третьего счетчика, выход переполнения которого соединен с первым входом шестогоэлемента И, входом сброса блока формирования младших адресов и установочным входом первого триггера, инверсный выход которого соединен свторыми входами элементов И первойгруппы, а прямой - с вторым входомтретьего элемента И, первыми входамиэлемента И шестой и седьмой групп,вторым входом пятого элемента И ивторым входом шестого элемента И, выход которого соединен со счетнымивходом первого счетчика, информационный выход которого соединен с адресными входами блока формирования младшис адресов и блока формированиястарших адресов и информационнымвходом дешифратора, выход которогоподключен к первым входам управлениярежимом первого и второго коммутаторов старших адресов, выходы которыхсоединены с адресными входами старших разрядов соответственно первого и второго блоков памяти, группаинформационных выходов второго счетчика подключена к первым группам информационных входов первого и второго коммутаторов младших разрядов ипервой группе информационных входовблока формирования младших адресов,группа информационных выходов с первого по (И)-й третьего счетчикасоединен с группой входов сдвига адресов с (И)-го по второй блокаформирования младших адресов, с груп-пой информационных входов с первогопо (И -2) -й блока формирования старших адресов и группой (И)-х информационных входов блока контролячетности, выход которого соединен свторыми входами элементов И третьейгруппы, первыми входами элементов Ичетвертой группы, восьмой и девятойгрупп, с вторым входом управлениярежимом второго коммутатора старшихадресов, с первым и вторым входамиуправления режимом соответственновторого и первого коммутаторов младших адресов, с входом первого элемента НЕ и с вторым входом элементаИСКЛЮЧЙОЩЕЕ ИЛИ, выход которого поп;