Логический анализатор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧ ЕСНИХРЕСПУБЛИК14325 51)4 С 06 Р 1/16 ОПИСАНИЕ ИЗОБРЕТК А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ мен ство СССР16, 1981.во СССР/16, 1982 д, галуска/ру.акции ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО;ЦЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(57) Изобретение относится к вычислительной технике и предназначенодля контроля и диагностики неисправностей цифровых устройств. Целью изобретения является расширениеобласти применения и класса решаемыхзадач за счет обеспечения синхронизации с внешним объектом и организации обучения и самообучения вдиалоговом взаимодействии с исследу 14325271817чика 3 адреса, чем обеспечиваются обратный счет и адресации ОЗУ н направлении уменьшения адреса.Временная диаграмма работы в режиме ОИК (фиг.бв), указывает, что переход с четного канала на нечетный осуществляется при значении адреса "ш", а обратный переход - при значении адреса "0". При значениях ш" и "0", адресов два соседних синхросигнала записи должны поступить поочередно в предыдущий и последующий разряды ОЗУ 12 с сохранением постоянства адреса, что обеспечивается блокировкой подачи тактового импульса в промежутке одного периода, при помощи 1 К-триггера 69. Триггер 69 сигналом "0" переноса на входах 39 или 40 ("1" на выходе элемента ИЛИ 63 и 1 К-входах) переводится в режим счетного Т-триггера и по срезу импульса на синхровходе устанавливается в "1", блокируя элементы ИЛИ-НЕ 60 и 61 и подачу тактового импульса на инкрементный (декрементный) счетный вход счетчика 3 адреса.В момент перехода триггера 69 в "1" на счетный вход счетчика 4 ка,налов поступает положительный переход сигнала, прибавляющий к его содержимому "1", чем разрешается запись информации в следующий разряд ОЗУ 12. Очередным синхроимпульсом триггер 69 устанавливается в "0", деблокируя элементы ИЛИ-НЕ 60 и 61 и подачу тактовых импульсов на счетные входы счетчика 3 адреса, который по приходу очередного синхроимпульса принимает состояние "1" (или "ш") и снимает сигнал переноса с входа 39 (40) и счетный режим с триггера 69 ("0" на входах 1 й К). В конце цикла формирования тестового набора. при значении исчетчика 4 каналов импульс переноса, поступающий посредством входа 42 и элемента И-ИЛИ 64 на синхровход триггера 70, устанавливает последний в "0" и останавливает процесс.В режиме СО формирование тестовых наборов осуществляется одновременно с подачей посредством выходов 23 тестовых стимулов и снятием с контрольных точек реакций, поступающих на группу входов 24. Последовательность кодовых слов реакций на входах 24 селектируется блоком 21 путем срав 10 последовательности не приводит к об 15 нулению счетчика 14 реакций и выра 20 25 30 35 40 45 50 55 пения с заданными условиями, хранящимися в блоке 20 памяти. При каждомсоблюдении условия равенства изсчетчика 14 реакций вычитается "1",и после последнего совпадения счетчик 14 вырабатывает импульс переноса, который посредством входа 43и элемента И-ИЛИ 64 поступает на синхровход триггера 70, переводит его в "0" и останавливает процесс самообучения. В этом случае, если полное распределение псевдослучайной ботки имимпульса переноса,то в конце цикла импульс переноса вырабатывается счетчиком 4 каналов, которыйпоступает посредством входа 42, элемента И-ИЛИ 67 и выхода 38 на входстробирования параллельной записисчетчика 14, и восстанавливается егосодержимое путем перезаписи данныхМ с регистра 13 количества реакций(фиг,бв, справа),Такой цикл является незавершенным, начинается новый цикл при значении исходного кода на "1" большим,получившимся при поступЛении импульса переноса на счетный вход регистра5 в конце предыдущего цикла. Такойпроцесс продолжается до тех пор, пока на входы 24 внутри текущего циклане поступят последовательности всехБ параллельных кодовых слов в соответствии с их размещением в блоке20 памяти.После завершения цикла поиска и формирования теста в режиме СО в диалоге с исследуемой цифровой схемой по блоку 22 индикации фиксируются значения Мц регистра 5 и и; счетчика 4.Эти значения являются данными для сжатого представления теста и могут быть в дальнейшем использованы для восстановления нужной тестовой информации в режиме ОИК без эталонного объекта. Для этого необходимо выполнить следующие операции: в режиме "Ввод" в счетчик 4 занести нулевое значение, а в регистр 5 - Мд. В режиме ОИК нажатием кнопки 75 "Пуск" запустить процесс обучения, после завершения первого цикла обучения в режиме "Ввод" занести в счетчик 4 значение и +1, а в регистр 5 - Ии, в режиме ОИК нажатием кнопки 75 запустить процесс второго цикла обучения.Полученная тестовая информация мо" жет быть использована для диагностирования неисправного цифрового объекта в режимах СДРС и СДОС по методу сигнатурного анализа.Для логической визуализации информации ОЗУ 12 используется режим ЛК. Перед использованием данного режима в счетчик 3 адреса (в режиме "Ввод" ) вводится начальное значение адреса идентифицируемой области, а переключатель 18 устанавливается в положение, блокирующее запись данных во все разряды ОЗУ 12. Установка пе реключателя 53 в положение ЛК вызывает появление сигнала "О" на выходе 31, который посредством элемента И 89 (фиг.4) блокирует подвод импульсов к инкрементным входам счетчиков 88.2 - 20 88.К. После нажатия кнопки 75 "Пуск" и установки в "1" триггера 70, на инкрементный счетный вход счетчика 88.1 поступают импульсы, обусловливающие его циклический счет при постоянном , 25 значении состояний выходов счетчиков 88.2-88.К, характеризующих начальный адрес идентифицируемой области данных, включающей шестнадцать 1 ячеек ОЗУ 12. Содержимое ОЗУ 12 индицируется при помощи блока 1 б ин" дикации, который управляется адресными сигналами, поступающими с четырех младших разрядов счетчика 3,Таким образом, обеспечение сбора данных и одновременной генерации сти 35 мулирующих воздействий идентичными каналами с внутренней и внешней синхронизацией, органиэация запуска-останова по последовательностям кодо 40 вых слов, гибкое изменение в соответствии с проверяемой схемой соотношения входов-выходов при постоянном значении общего количества каналов, использование сжатой формы пред 45 . ставления тестов для обучения, а также возможность самообучения позволяют расширить область применения и класс решаемых задач предлагаемого логического анализатора по срав 50 нению с известным.Органиэация самообучения в диалоговом взаимодействии с эталонной цифровой схемой позволяет снизить трудоемкость работ, направленных на полученче исходной тестовой информации.55 Ф о р м у,л а и з о б р е т е н и я1. Логический анализатор, содержащий блок управления, счетчик адреса, счетчик каналов, мультиплексор, первый коммутатор данных, формирователь сигнатур, магистральный коммутатор и блок сравнения, причем выход инкрементирования блока управления соединен с соответствующим входом счетчика адреса, первый выход блока управления соединен со счетным входом счетчика каналов, группа информационных выходов которого соединена с группой адресных входов мультиплексора, выход которого соединен с первым информационным входом первого коммутатора данных, второй информационный вход которого является информационным входом анализатора, выход первого коммутатора данных соединен с информационным входом формирователя сигнатур, синхровход и вход установки нуля которого соединены соответственно с вторым и третьим выходами блока управления, информационные входы-выходы магистрального коммутатора являются информационными входами-выходами анализато . ра, о т л и ч а ю щ и й с я тем, что, с целью расширения области при-. мечения и класса решаемых задач за счет обеспечения синхронизации с внешним объектом и организации обу- . чения и самообучения в диалогоВом взаимодействии с исследуемым обьек том, анализатор содержит блок оперативной памяти, бло ввода, счетчик исходного кода, дешифратор, элемент ИЛИ, второй коммутатор данных, коммутатор синхросигналов записи, регистр количества реакций, счетчик реакций, формирователь импульсов, блок памяти заданных условий, переключатель кода ввода-вывода и два блока индикации, причем группа входов параллельного занесения данных формирователя сигнатур соединена с группой выходов счетчика исходного кода, с входами элемента ИЛИ и с первой группой входов первого блока индикации, четвертый выход блока управления соединен с входом реконфигурации формирователя сигнатур, управляющими входами первого и второго коммутаторов данных и коммутатора синхросигналов записи, пятый выход блока управления соединен с входом стробирования формирователя сигнатур, группа информационных выходов которого соединена с второй группой входов первого блока индикации, младший раэрядый выход фор.мирователя сигнатур соединен с дополнительным информационным входом второго коммутатора данных, группа информационных входов которого соединена с группой выходов магистральногокоммутатора, а группа выходов второгокоммутатора - с группой информационных входов блока оперативной памяти,группа адресных входов которого соединена с группой информационных выходов счетчика адреса, первой группой входов второго блока индикациии третьей группой входов первогоблока индикации, группа выходов блокаоперативной памяти соединена с второй группой входов второго блока индикации и группами информационныхвходов магистрального коммутатора имультиплексора, группа синхровходовблока оперативной памяти соединена сгруппой выходов коммутатора синхросигналов записи, группа управляющихвходов которого соединена с группойвыходов дешифратора, группа входовкоторого соединена с четвертой группой входов первого блока индикации ис группой информационных выходовсчетчика каналов, младший разрядныйвыход которого соединен с входом задания направления счета блока управления, синхровход записи данных коммутатора синхросигналов записи соединен с шестым выходом блока управлеНия, группа выходов переключателякода ввода-вывода соединена с группой управляющих входов магистрального коммутатора и группой входов блокировки синхронизации коммутаторасинхросигналов записи, первая, вто,рая и третья группы выходов блока1ввода соединены с группами разрешающих входов соответственно счетчикаадреса, счетчика каналов и счетчикаисходного кода, вход декрементирования счетчика адреса соединен с седьмым выходбм блока управления четвертая группа выходов блока ввода соединена с группами входов параллельного занесения информации счетчикаадреса, счетчика каналов, счетчикаисходного кода и блока памяти заданных условий, пятая группа выходовблока ввода соединена с группой входов записи блока памяти заданных условий, разрешающий вход блока вводасоединен с восьмым выходом блокауправления, выход переполнения счегчиха каналов соединен со счетнымший разрядный выход пятой группыЗ 0 выходов блока ввода соединен с входом стробирования записи регистраколичества реакций и с входом инкре-ментирования счетчика реакций, группа выходов блока памяти заданных ус 35ловий соединена с шестой группойвходов первого блока индикации и спервой группой входов блока сравнения, выход которого соединен с входом формирователя импульсов, выходкоторого подключен к входу декрементирования счетчика реакций, вторая группа входов блока сравненияобразует группу входов условий запуска анализатора выход элемента ИЛИ45 соединен с управляющим входом первого коммутатора данных, синхровходблока управления является синхровходом анализатора,2. Анализатор по п.1, о т л и -50ч а ю щ и й с я тем, что блок управления содержит переключатель режимов,два элемента ИЛИ, шесть элементов И,два элемента ИЛИ-НЕ, пять элементовИ-ИЛИ, ЛК-триггер, Б-триггер, элемент НЕ, генератор тактовых импуль 55сов, два переключателя, кнопку"Пуск".и три одновибратора, причемподвижный контакт переключателя режимов соединен с шиной логического 5 10 15 20 25 входом счетчика исходного кода и с входом стробирования блока управления, вход блокировки переноса счетчика адреса соединен с одиннадцатым выходом блокировки переноса блока управления, выходы положительного и отрицательного переносов счетчика адреса соединены с соответствующими входами блока управления, третий выход блока управления соединен с выходом начальной установки анализатора и с входом установки нуля счетчика реакций, выход переноса которого соединен с управляющим входом выполнения условий запуска блока управления, девятый выход которого соединен с входом стробирования параллельной записи счетчика реакций, группа информационных входов которого соединена с группой выходов регистра количества реакций, группа информационных выходов счетчика реакций соединена с группами информационных входов регистра количества реакций и блока памяти заданных,условий, а также с пятой группой входов первого блока индикации, стар 23 1432527нуля, первый контакт переключателя режимов соединен с первым входом первого элемента И, первым входом третьего элемента И, первым входом сброса ЗК-триггера и образует выход блока, второй контакт переключателя режимов соединен с первым входом сброса Р"триггера, вторым и третьим входами четвертого элемента И-ИЛИ и , образует восьмой выход блока, третий контакт переключателя режимов соединен с первым входом четвертого элемента И и вторым входом первого элемента И-КШ, четвертый контакт переключателя режимов соединен с вторым входом четвертого элемента И и с третьим входом первого элемента И-ИЛИ, пятый и шестой контакты переключателя режимов соединены соответственно с шестыми седьмым входами первого- элемента И-ИЛИ, первый вход которого соединен с вторым входом второго эле" мента ИЛИ и образует вход положительного переноса блока, четвертый и пятый входы первого элемента И-ИЛИ объединены, подключены к третьему входу сброса ДК-триггера, к первым входам четвертого и пятого элементов И-ИЛИ и образуют вход стробирования блока, восьмой вход первого элемента И-ИЛИ соединен с четвертым входом третьего элемента И-ИЛИ и образует вход условий запуска блока, выход первого элемента И-ИЛИ соединен с синхровходом Р-триггера, второй вход первого элемента И является управляющим входом направления счета блока, третий вход первого элемента И соединен с выходом четвертого элемента И, первым входом пятого элемента И,вторым входом третьего элемента И, вторым входом сброса ЗК-триггера, вторым и третьим входами пятого элемента И-ИЛИ и образует четвертый выход блока, выход первого элемента И со единен с первым входом второго элемента И и третьим входом третьего элемента И, второй вход второго элемента И соединен с четвертым входом третьего элемента И, синхровходом ЗК"триггера, выходом шестого элемента И, входом элемента НЕ и образует шестой выход блока, выход второго элемента И соединен с первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом .Ж-триггера и с первыми входами первого элемента ИЛИ и второго элемента;рой входсброса подключен к выходу ЭО зует третий выход блока, выход Р- триггера соединен с первым входом шестого элемента И, второй вход которого соединен с пятым входом третьего элемента И-ИЛИ,выходом первого одновибратора и с синхровходами второго и третьего одновибраторов, выход четвертого элемента И-ИЛИ является девятым выходом блока, выход пятого элемента И-ИЛИ является пятым выходом блока, выход элемента НЕ является вторым выходом блока, выход генератора тактовых импульсов подклю" чен к первому входу второго элемента И-ИЛИ, третий вход которого соединен с вторым неподвижным контактом первого переключателя, подвижный контакт которого соединен с шиной логического нуля, четвертый вход второго элемента ИЗШ является синхровходом блока, прямой и инверсный выходы второго элемента И-ИЛИ под,ключены соответственно к первому и второму неподвижным контактам вто 55 5 10 15 20 25 35 40 45 50 ИЛИ-НЕ, выход первого элемента ИЛИ-НЕявляется десятым выходом блока, выход третьего элемента И соединен свторым входом второго элементаИЛИ-НЕ, выход которого является седьмым выходом блока, первый вход второго элемента ИЛИ является входом отрицательного переноса блока, выходвторого элемента ИЛИ соединен с З- иК-входами ЗК-триггера и с вторымвходом первого элемента ИЗШ, выходкоторого является первым выходом блока, второй вход пятого элемента Исоединен с первым неподвижным контактом первого переключателя и вторым входом второго элемента ИЗШ, выход пятого элемента И соединен свторым и третьим входами третьегоэлемента И-ИЛИ, первый вход которого соединен с выходом третьего одновибратора и с четвертыми входамичетвертого и пятого элементов И-ИЛИ,выход третьего элемента И-ИЛИ соеди"нен с единичным входом Р-триггераинформационный вход которого соединен с шиной логического нуля, а втовторого одновибратора, входу разрешения третьего одновибратора и обрарого переключателя, подвижный контакт которого соединен с синхровходом первого одновибратора, неподвижный контакт кнопки "Пуск" соединен с входом разрешения вто 25 1432527 рого одновибратора, подвижный кон- шине такт кнопки "Пуск" подключен к 26логического нуля.Составитель С.Старчихинактор О,Головач Техред М.Дидык орректор В,Гирня исное аказ 5442/42В 11 Т 4 303 Пр Производственно-полиграфическое предприятие гор Ьи Зм ОбИИПИ Госу о делам Москва 704 Подп арственного комитета СС изобретений и открытийЖ, Раушская наб., д1432527 1Изобретение относится к вычислительной технике и предназначено дляконтроля и диагностики неисправностей цифровых устройств.Целью изобретения является расширение области применения и классарешаемых задач за счет обеспечениясинхронизации с внешним объектом иорганизации обучения и самообученияв диалоговом взаимодействии с исследуемым объектом,На Фиг, 1 представлена структурная схема логического анализатора;на фиг.2 - Функциональная схема блока управления;, на фиг.3 - блок ввода;, 15на фиг.4 и 5 - Функццоные схемы счетчика адреса и формирователя сигнатур; на фиг.б " временные диаграммыработы логического анализатора в ха"рактерных точках при различных ре"жимах.Логический анализатор (фиг.1)содержит блок 1 управления, блок 2ввода, счетчик 3 адреса, счетчик 4каналов, регистр 5 исходного кода,дешифратор 6, элемент ИЛИ 7, формирователь 8 сигнатур, первый коммутатор 9 данных, коммутатор 10 синхро-сигналов записи, второй коммутатор 11данных, и-канальный блок оперативнойЗОпамяти (03 у) 12. 1-12.п, регистр 13количества реакций, счетчик 14 реакций, Формирователь 15 иипульсов, первый блок 16 индикации, магистраль 2ный коммутатор 17, переключатель 18 кода ввода-вывода, мультиплексор 19, блок 20 памяти заданных, условий, блок 21 сравнения, второй блок 22 индикации, группу 23 из и входов-выходов, группу 24 входов условий запуска (реакций), информационный вход 15, выход 26 начальной установки, синхро - вход 27, выходы 28-38 с первого по одиннадцатый, входы 39-43 с первого по пятый блока 1 и группы связей 44-52.Блок 1 управления (Фиг.2) содержит переключатель 53 режимов, элементы И 54-59 с первого по шестой, первый 60 и второй 61 элементы ИЛИ-НЕ с задержкой, первый 62 и второй 63 элементы ИЛИ, элементы И-ИЛИ 64-68 с первого по пятый, 1 К-триггер 69, 0-триггер 70, элемент НЕ 71 с задержкой, генератор 72 тактовых импульсов, переключатель 73 "Внутрен 11 няя-внешняя синхронизаций , переключатель 74 "Фронт-срез", кнопка 75 "Пуск"и одновибраторы 76-78 с первого по третий.На Фиг.3-5 обозначены переключатель 79 направлений ввода, клавиатура 80, шифратор 81, элемент ИЛИ 82, одновибратор 83, элемент 84 задержки, двоичный счетчик 85 и дешифратор 86, образующие группу 87, четырех- разрядные двоичные реверсивные счетчики 88,1-88.К, элемент И 89, реемым объектом. Логический анализатор содержит блок 1 управления,блрк 2 ввода, счетчик 3 адреса, счетчик 4 каналов, регистр 5 исходного кода, дешифратор 6, элемент ИЛИ 7, формирователь сигнатур 8, первый коммутатор 9 данных, коммутатор 10 синхросигналов записи, второй коммутатор 11 данных, блок 12 оперативной памяти, регистр 13 количества реакций, счетчик 14 реакций, формирователь импульсов 15, первый блок 16 индикации, магистрапьный коммутатор 17 переключаУтель 18 кода ввода-вывода, мультиплексор 19, блок 20 памяти заданных условий, блок 21 сравнения, второй блок 22 индикации. Логический анализатор обеспечивает сбор данных и одновременную генерацию стимулирующихвоздействий идентичными каналами свнешней и внутренней синхронизацией,организацию запуска и останова попоследовательностям кодовых слов,гибкое изменение, в соответствии спроверяемой схемой, соотношения входов/выходов при постоянном значенииобщего количества каналов, использование сжатой формы представлениятестов для обучения, а также возможность самообучения. 1 з.п. Ф-лы,6 ил., 5 табл.гистр 90 сдвига, сумматор 9 1 по модулю два и коммутатор (элементИ-ИЛИ) 92.Блок 1 управления предназначен для.5органиэации функционирования логического анализатора во всех режимах работыБлок 2 ввода предназначен для параллельного занесения информации с Оалфавитно-цифровой клавиатуры 80 всчетчик 3 адреса, счетчик 4 каналов,регистр 5 исходного кода, блок 20памяти заданных условий.Счетчик 3 адреса предназначен для 15адресации ОЗУ 12. 1-12.п, а счетчик4 канала - для адресации текущегозначения текущего номера канала.Регистр 5 исходного кода предназначен для хранения исходной информации, с которой формирователь 8 сигнатур формирует тестовую последовательность, а также для управленияпосредством элемента ИЛИ 7 вторымкоммутатором 11 данных. 25Дешифратор 6 предназначен дляпреобразования двоичного кода номераканала в позиционный код управлениякоммутатором 10Формирователь 8 сигнатур предназначен для формирования сигнатур врежимах сбора данных и генерациипсевдослучайных последовательностейпри формировании тестов в режимахобучения и самообучения. 35Первый коммутатор 9 данных предназначен для подключения разрядовмагистрального коммутатора 17 посредством группы связей 50 или выхода первого разряда формирователя 40сигнатур к информационным входам ОЗУ12. 1-12,п,Коммутатор 10 синхросигналов записи предназначен для подключениявыхода 28 синхросигналов записи блока 1 к соответствующим разрядам ОЗУ12. 1-12.и. Второй коммутатор 11 данных предназначен для подключения к информа 50ционному входу формирователя 8 сигнатур входа 25 или выхода мультиплексора 19,ОЗУ 12.1-12.п является быстродействующим ОЗУ статического типа ипредназначено для хранения и генерации тестовых воздействий, а такжедля сбора и хранения информации сисследуемых объектов,Регистр 13 количества реакцийпредназначен для хранения начального значения количества реакций.Счетчик 14 реакций является реверсивным двоичным счетчиком и предназначен для адресации ячеек блока 20памяти заданных условий, а такжедля выработки сигнала запуска-останова ("0" на входе 43)Формирователь 15, представляющийсобой последовательно соединенныеэлемент задержки и одновибратор,служит для выработки сигнала управления счетчиком 14 и фильтрацииВходных помех.Первый блок 16 индикации предназначен для визуализации логическихсостояний ячеек памяти ОЗУ 12.1-12.п.Иагистральный коммутатор 17 предназначен для коммутации входов-выходов 23 с входами первого коммутатора9 данных и с выходами ОЗУ 12.1-12.п,а также для разделения и разрядоввходов-выходов 23 на группу входови выходов.Переключатель 18 кода ввода-вывода служит для выдачи управляющего кода на входы управления магистральнымкоммутатором 17 и коммутатором 10синхросигналов записи,Мультиплексор 19 предназначен для организации потоков информации с выходов ОЗУ 12. 1-12.п в один поток, который посредством коммутатора 11 поступает .на информационный вход формирователя 8 сигнатур.Блок 20 памяти заданных условий представляет собой ОЗУ статического типа и служит для хранения кодов ожидаемых реакций.Блок 21 сравнения служит для сравнения кода условий запуска (реакций) на входах 24 с кодом ожидаемых реакций на выходах блока 20 памяти и выработки сигнала равенства.Второй блок 22 индикации предназначен для обеспечения индикации содержимого счетчиков 3, 4 и 14, регистра 5, Формирователя 8 сигнатур и блока 20 памяти.Логический анализатор работает в режимах "Ввод"; сбора данных с формирователем одиночной (СДОС) и результирующей (СДРС) сигнатур, логического контроля (ЛК), самообучения (СО); обучения по исходному коду (ОИК 7.1432527 Режимы работы устанавливаются переключателем 53 режимов блока 1 управления.Режим "Ввод" предназначен для параллельного заиесения информации всчетчики 3 и 4 адреса канала, регистр5 и блок 20 памяти. Этот режим обе-гспечивается блоком 2 ввода (Фиг.3),1Направление ввода .задается переключателем 79 "АдРес" - "Канал","Исходный код" - "Заданные условия",Информация заносится потетрадно,поэтому все приемники информации(счетчики 3 и 4, регистр 5, блок 20памяти) состоят иэ тетрадных компонентов, имеющих синхровходы параллельной записи.Значение вводимой информации задается буквенно-цифровой клавиатурой 2080 шестнадцатиричного кода. Шифратор81 переводиткод клавиатуры в четырехразрядный двоичный код, которыйпо связям 45 подводится ко всем тетрадам счетчиков 3 и 4, регистра 5 иблока 20 памяти.Переключатель 79 в режиме "Ввод"деблокирует одну иэ групп 87.1-87.4,включающую счетчик 85 тетрад и дешифратор 86 сигналов разрешения па", 30раллельно занесения данных,В исходном состоянии все разрядысвязей 45.принимают значение "0",поэтому на выходе элемента ИЛИ 82также "0",При нажатии одной из клавиш клави-.атуры 80 на выходе элемента ИЛИ 82появляется "1", запускающая одновиб"ратор 83, По фронту сигнала на выходе однонибратора 83 счетчик 85 из 40деблокируемой группы 871-874 переводится в.следующее состояние,Одновременно с импульсом на выходе элемента 84 задержки на соответствующем выходе дешифратора 86, определяемом состоянием счетчика 85,появляется отрицательный импульс,разрешающий занесение данных по связям 45 в соответствующую тетрадуодного иэ приемников. Таблица 1 Положение Номера выходов переключапереклю- теля 18чателя 181 2ии 151 11 1,0 1 0 0 и0 В режиме СДОС и СДРС сигнал на вы" ходе элемента И 57 и выходе 32 блока 1 управления принимает значение "0" и поступает на.выходы управления ком- ВБ мутаторов 9-11, а также формирователя 8 сигнатур, Этот сигнал деблокирует верхнюю и блокирует нижнюю группы, связанные по Функции "И". При этом разряды связей 50 подключены к информационным входам ОЗУ 121-12.и, выход 28 синхросигналов подключается к входам синхросигналов записи разрядов ОЗУ 12. 1 т 12.и, определяемых кодом переключателя 18, приведенным в табл.1Кроме того, сигнал "0" на выходе32 деблокирует второй коммутатор 11данных и с помощью элемента И-ИЛИ92 подключает двенадцатый разряд регистра 90 к входу сумматора 9 1 по модулю два (Фиг.5).Таким образомформирователь 8сигнатур в режимах СДОС и СДРС представляет собой регистр 90 сдвига собратными связями седьмого, девятого, двенадцатого и шестнадцатогоразрядов через сумматор 91 по модулюдва, формирующий из длинных последовательностей сигналов на выходекоммутатора 11 шестнадцатиразрядныйдвоичный код (сигнатура).Управляющим кодом переключателя18 (табл.1) и каналов логическогоанализатора подразделяются на двегруппы: и - группа каналов выводаданных (генерации тестовых воздействий): и - группа каналов вводаданных (сбора реакций), причем и =и + иреТакое разделение осуществляется,с помощью магистрального коммутатора 17, управляющегося кодом переключателя 18, 7 14Сигнал 1 1-разряда переключателя 18 переводит тристабильный элемент 1-разряда магистрального коммутатора 17 в третье высокоимпедансное состояние, при этом -разряд вывода 23 становится входом и подключается к -разряду группы связей50Однонременно "1" -разряда переключателя 18 разрешает подключениевыхода 28 к входу синхросигналов записи 1-разряда ОЗУ 12.Таким образом,1-канал при "1" навыходе -разряда гереключателя 18является каналом для ввода данных(и ).Оченидно, что "0" на выходеразряда переключателя 18 подключает1-разряд вывода 23 к разряду группысвязей 51, блокирует подачу синхро,сигнала записи к 1-разряду ОЗУ 12, и-канал становится каналом вывода данданных (птд).ВИз табл1 видно, что в положении "1" переключателя 18 все п каналов являются каналами ввода., а в положении п - каналами вывода данных.Такое техническое решение позволяет гибко изменять конфигурацию логического анализатора в зависимости от соотношения входов-выходов конкретно диагностируемого объекта.Для уменьшения количества положений переключателя 18 с целью упрощения схемы можно реализовать групповое переключение направления каналов.В режимах СДОС и СДРС существуют два варианта синхронизации логического анализатора с исследуемым объектом: внутренняя и внешняя синхронизация.При внутренней синхронизации пе - реключатель 72 (фиг,2) устанавливается в нижнее положение, чем обеспечивается при помощи элемента И-ИЛИ 65подключение выхода генератора 72 тактовых импульсов к входу одновибратора 76, По фронту входных тактовых импульсов одновибратор 76 генерирует импульсы стабильной длительности, частота которых равна частоте входных импульсов (Фиг.ба).При нажатии кнопки 75 "Пуск" синхронные одновибраторы 77 и 78 генерируют по одному импульсу.Импульс, генерируемый одновибра" тором 77, служит для начальной установки триггера 70, Формирователя 8, счетчика 14 и элементов памяти 32527исследуемого объекта посредством выхода 26.Второй импульс, запаздывающий и.5один период тактовых импульсов по отношению к первому, генерируемый одновибратором 78, посредством элементаИ-ИЛИ 66 поступает на Б-вход триггераО и устанавливает его в "1". Эле 10 мент И 59 деблокируется, и тактовыеимпульсы с выхода одновибратора 76поступают на выход 28 синхросигналовзаписи и посредством инвертора 11 сзадержкой д с, - на синхронход Формирователя 8 сигнатур посредствомвыхода 37,В режимах СДОС и СДРС "0" на выходе элемента И 57 удерживает триггер69 в состоянии "0", блокирует элемент И 56 и посредством элементаИ 54 деблокирует элемент И 55, бла: годаря чему тактовые импульсы с задержкой дс посредством ныхода 29поступают на инкрементный счетный25 вход счетчика 3 адреса,Запись информации осуществляетсяпотенциалом "1" на выходе 28 (фиг .ба)и входах синхросигналов записи соответствующих раэрядон ОЗУ 12.1-12.п.После установки на выходе 28 значения "0" спустя промежуток временифронт импульса на выходе 37 формирователя 8 сигнатур принимает очередной информационный бит, на выходе29 к содержимому счетчика 3 приближается +1 и он адресует очереднуюячейку ОЗУ 12,1-12.п, в которую спустя промежуток времени дс - дс потенциалом "1" на выходе 28 раэрешает 40 ся запись нового информационного слова.Для временного согласования работынеобходимо соблюдение условиядс с дс с дсгде дс - длительность импульса одновибратора 76,Емкость счетчика равна глубине ш50 памяти ОЗУ 12,1-12.п,В конце адресации последней ячей-.ки ОЗУ счетчик 3 вырабатывает отрицательный импульс переноса, которыйпосредством входа 39 блока 1 поступает на первый вход элемента И-ИЛИ64. В режиме СДОС с помощью второгосверху (по схеме) входа разрешаетсяпрохождение импульса переноса наэтого импульса триггер устанавливается в "0" и с помощью элемента И59 блокирует передачу тактовых импульсов с одновибратора 76.Кроме того, импульс переноса навходе 39 блока 1 посредством элементов ИЛИ 62 и 63 и выхода 33 поступает на счетный вход счетчика 4 кана 11 11лов , прибавляя к ег о содержимому 1Таким образом , каждым нажатиемкнопки "Пуск" и установкой в " 1 "триггер 70 определяется начало и змерительного периода , который э аканчива ется после прохождения сериииз ш импульсов , по приходу импульсапереполнениясбрасывающе го в " 0"триггер 7 О и прибавляющего " 1 " ксчетчику 4 каналов ,"Мультиплексор 1 9 , адресуемый счетчиком каналов , подключает по ср едств ом связей 5 1 выходы соответствующихразрядов ОЗУ 1 2 . 1 - 1 2 . п к второму информационному входу коммутатора 1 1данных .При этом , если содержимое регистра 5 равно нулю , что определяетлог, . " 0" на выходе элемента ИЛИ 7 ,коммутатор 1 1 данных подключает свойвторой вход к входу формирователя 8сигнатур , который из ш-р а зр ядног о потока/информации за каждый измерительный период формирует сигна туру , относящуюся к содержимому соответ ствующего разряда ОЗУ 1 2 ,В дальнейшем , значение регистра 5нулевое и посредством элемента ИЛИ 7коммутатор 1 1 переключает свой выходк входу 25 , В этом случае появляетсявозможность снятия сигнатур с произвольно выбираемых контрольных точекисследуемого объекта , подключаемых квыходу 2 5 .Содержимое счетчика 4 каналов ирегистра 5 , индицир уемо е при помощиблока 2 2 , характеризует порядковыйномер измерительного периода .Режим СДРС устанавливается послепредварительного обнуления в режиме"Ввод" счетчика 4 и регистра 5 . Вэтом режиме к синхр овходу триггера70 посредством входа 4 2 и элементаИ-ИЛИ 65 пойключа ется выход счетчика4 каналов , чем обеспечивается удлинени е измерительного периода до знач ения пш , Пр и этом информация на вход е формирователя 8 сигнатур представл я ет собой развернутую последоват ельность всех разрядов ОЗУ 1 2 . 1 - 1 2 . п и Формирователь 8 сигнатур формируетрезультирующую сигнатуру всего ОЗУ,При внешней синхронизации пере 5ключатель 73 устанавливается в верхнее (по схеме) положение, деблокируясинхровход 27, на который поступаюттактовые импульсы с исследуемого оба"екта. В этом случае на выходе элемен 1 О та И 58 в режимах СДОС-СДРС появляется "1", деблокируя нижнюю группу связанных И-функцией входов элементаИ-ИЛИ 66, Возможность запуска триггера 70 осуществима подачей сигнала15 "0" на вход 43. Этот сигнал запускавырабатывается совместным взаимодействием блока 21 сравнения, блока 20памяти, Формирователя 15 и счетчика .14 реакций.20 Предварительно в режиме "Ввод"в блок 20 памяти заносятся коды заданных условий запуска, которые определяются алгоритмом работы исследуемого объекта. Процесс ввода задан 25 ных условий запуска поясняется левойчастью диаграммы (фиг,бв).Перед вводом содержимое счетчика14 реакций может иметь любое, в пределах его емкости, значение Х. Нажатием кнопки 75 "Пуск"сигналом .начальной установки счетчик 14 обнуляется. Нажатием клавиш клавыатуры80 в ячейку блока 20 памяти, адресуемую счетчиком 14 реакций,заносятся35задаваемые значения кода условий запуска.После занесения в последнюю 1-тет-раду каждой ячейки блока 20 памяти(стробируется синхросигналом разре 40 шения записи на линии 44.1) очеред"ным нажатием одной из клавиш клавиатуры 80 стимулируется импульс на линии 44.1+1. По фронту этого импульсаинкременгируется счетчик 14 и адре 45 сует очередную ячейку блока 20 памяти. Содержимое счетчика 14 дублируется регистром 13 количества реакций. При этом для обеспечения надежности перезаписи данных синхросигнал50 по линии 44.1+1 поступает на синхровход с задержкой регистра 13 (регистр13 используется в режиме СО). Такимобразом, в блок 20 памяти заноситсяпоследовательность кодовых слов, ха 55 рактеризующих алгоритм работы исследуемого объекта и используемых длязапуска процесса сбора данных логического анализатора при внешней синхронизации, 432527 12Условия запуска, представляющиекодовые слова, параллельно поступаютна входы 24 и сравниваются блоком 21сравнения с заданными значениями навыходах блока 20 памяти. При совпадении входного кодового слова с заданным блок 21 сравнения вырабатывает сигнал сравнения, который посредством формирователя 15 поступает надекрементный счетный вход счетчика14, вычитая иэ его содержимого,"1".Адресуется очередная ячейка блока20 памяти и задается новый код условий запуска.По приходу последнего кодовогослова на выходы 24 счетчик 14,когдаего содержимое равно "0", вырабатывает отрицательный импульс переноса,который посредством входа 43 и элемента ИЛИ 66 поступает на Б-входтриггера 70 и устанавливает его в"1", запуская процесс сбора данных.Таким образом, если в блок 20 памяти занесено одно кодовое словозаданных условий запуска при нулевом значении счетчика 14, то запускпроцесса сбора данных осуществляется при первом совпадении условий за пуска на входах 24 с заданными.При занесении в блок 20 памятинескольких кодовых слов заданных условий запуска процесс сбора данныхосуществляется по последовательностям кодовых слов, поступающих навходы 24,В режимах ОИК и СО на выходе элемента И 57 появляется сигнал "1", который деблокирует триггер 69, элементы И 54 и 56, элемент И.-ИЛИ 68 ипосредством выхода 32 поступает накоммутаторы 9-11, а также на управляющий вход Формирователя 8 сигнатур.При этом коммутатор 9.подключает информационные входы всех и разрядовОЗУ 12.1-12.п к выходу первого разряда формирователя 8 сигнатур, коммутатор 10 переключается на управление от дешифратора 6, коммутатор 11блокируется и на его выходе устанавливается "0", в Формирователе 8 сигнатур (фиг.5) при помощи коммутатора(элемента И-ИЛИ) 92 обратная связьс двенадцатого разряда выхода регистра 90 переключается на десятый.В обратных связях формирователя8 сигнатур участвуют выходы седьмого, девятого, десятого и шестнадцатого разрядов. При таком распределенииобратных связейи сигнале "0" на инФормационном входе Формирователь 8становится генератором псевдослучайной последовательности с максимальным периодом И, причем 1 маркс условия И , = пщ (п - количество разрядов ОЗУ), рассмотрим дваспособа формирования тестовых наборов из двух псевдослучайных последовательностей, сдвинутых между собой на один шаг д(ш 1) д 2 ддофдоду(п 1)дед э(2) где д = О или д = 1. Способ 1. Информация в каждый разряд ОЗУ заносится в одном направ"10 где г - разрядность регистра 90.Для того, чтобы формирователь 3формировал последовательность, в него необходимо предварительно занестиненулевое значение исходного кода,15 которое определяет начальную Фазу генерируемой периодической последовательности, Для этого в режиме "Ввод"в регистр 90 заносится исходный код,который при нажатии кнопки 75 "Пуск" 20 в режимах ИОК и СО с помощью импульса на выходе 35 переписываетсяв формирователь 8. Каждое значениеисходного кода осуществляет фазовыйсдвиг последовательности двоичных 25 сигналов, снимаемых с любого из выходов регистра 90. В логическом анализаторе (Фиг.1) последовательностьсигналов снимается с выхода первого(младшего) разряда регистра 90 и по ступает параллельно на информационные входы всех разрядов ОЗУ 12. Дешифратор 6, управляемый счетчиком 4каналов, обеспечивает поочередноеподключение синхросигнала записи,поступающего с выхода 28, к разрядамОЗУ 12, чем обеспечивается последова"тельное занесение и распределениедлинной последовательности в ячей"ках ОЗУ. Таким образом, в ОЗУ 12 фор 40мируются п-разрядные тестовые наборы сигналов глубиной ш. Один периодпсевдослучайной последовательностимаксимальной длины распределяетсяИв разрядах ОЗУ 12. Исходя иэ 45 Шс адресом ш. Остальные наборы этихтаблиц,. сдвинутые параллельно наодин шаг, повторяются,Разряды ОЗУ 1 Адрес "О" дАдрес Фм . се+1 д(,) (ш+1) Адрес "ш" дАдрес "шп д(ш)"эв Адрес "ш" 55 нечетные - в обратном направлении,начиная с адреса ш,При данном способе последовательности (1) и (2) распределяются всоответствии с табл.4 и 5. Способ 11. Информация в смежные разряды памяти заносится во встречных направлениях, например, в четные разряды ОЭУ информация заносит- ся, начиная с нулевого адреса, а в 13 1432527 14 ленин с фиксированного значения адреса (например, с нулевого).Последовательности (1) и (2) распределяется соответственно табл.2 и3, где стрелками указаны направления Следовательно, каждая из 65 535 занесения информации в разряды ОЗУ. сдвинутых последовательностей харак- Сравнивая содержимое табл.2, видим, териэуется своей таблицей тестовых ,что они отличаются только одним тес- наборов, отличающейся от остальных товым набором, размещенным в ячейке 10 только одним набором.Таблица 2(в+2) Адр "офф 1,2 гп Адрес "1"(тп) Адрес п 1 2 1Адрес "щ" ,В табл,4 и 5 нет одинаковых тестовых наборов. Следовательно, при втором способе распределения каждой из 65535 сдвинутых последовательностей соответствует такое же количество таблиц, у которых отсутствуют повторяющиеся тестовые наборы, общее количество которых равно пшВ данном логическом анализаторе распределение псевдослучайной информации осуществляется по наиболее эффективному способу ЕЕ, Для этого счетчик 3 адреса является реверсивным, чем обеспечивается распределение информации в соседних разрядах ОЗУ по встречным направлениям.Управление направлением счета осуществляется сигналом, снимаемым с первого (младшего) разряда счетчика4 каналов, поступающим на вход 41блока 1 управления. Сигнал "О" на45 входе 41 означает четность канала,а "1" - нечетность. Сигнал "0" посредством элемента И 54 деблокируетэлемент И 55 и блокирует элемент И56. Импульсы с выхода элемента И 5950 поступают посредством элемента ИЛИ-НЕ60 с задержкой с и выхода 29 наинкрементный счетный вход счетчика3 адреса,Сигнал "1" на входе 41 блокируетэлемент И 55 и деблокирует элементИ 56, Импульсы с выхода элемента И 59поступают посредством элементов И 56и ИЛИ-НЕ 61 с задержкой с и выхода30 на декрементный счетный вход счет"