Устройство для обработки данных

.А.,сор дляования- При 986, УССР1983КИ ДАННЬ 17 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(71) Институт электронных упщих машин(56) Фельдман Б.Я., Крылов ГКопыто И.А. и др, Спецпроцесвыполнения быстрого преобразФурье и обработки сигналов.боры и системы управления. 1Авторское свидетельство СУ 1003063, кл, С 06 Р 15/00,(54) УСТРОЙСТВО ДЛЯ ОБРАБОТ Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования Фурье.Цель изобретения - повышение быстродействия.На фиг.1 представлена структурная схема устройства; на фиг,2 - схемаблока обработки; на фиг.3 - схема узла обработки адреса; на фиг,4 - схема узла обработки данных блока обработки; на фиг.5 - схема узла обработки данных блока обработки," на фиг,б - схема узла буферной памяти блока обработки; на фиг 7 - схема узла управления блока обработки; на фиг.8 - схесхема узла управления блока обработки; на фиг,9 - схема элемента управления ,узла управления; на фиг.10 - схема элемента коммутации узла управления; на фиг,1 - схема элемента управлеЯО 15363(57) Изобретение относится к вычислительной технике и может быть использовано для обработки информации,в частности, типа преобразованияФурье. Цель изобретения - повышениебыстродействия. Поставленная цель достигается тем, что устройство содержит первый блок 1 обработки, первыйи второй блоки 2 и 3 памяти, блок 4прямого доступа, второй блох 5 обработки., первый и второй блохи коммутации 10 и 11, блок 12 буферной памяти, блок 13 управления и группу из аэлементов И, где а - разрядность обрабатываемых данных. 7 з.п,ф-лы,ния узла управления; на фиг. 12 " схема элемента управления узла управления; на фиг.13 - временная диаграмма работы узла управления, на фиг.14 - временная диаграмма работы элемента в е управления, на фиг.15 - временная ди-аграмма работы элемента управления;на фиг,16 - блок-схема выполнения типовой операции "Запись"; на фиг.17 - схема блока буферной памяти. ОУстройство обработки данных содер-, жит первый блок 1 обработки, первый 2 и второй 3 блоки памяти, блоки прямого доступа, второй блок 5 обработ-ки с четырьмя группами входов-выхо" дов 6-9, первый 10 и второй 11 блоки коммутации, блок 12 буферной памяти, блок 13 управления, группу из а элементов И 4 (где а - разрядность данных), системную магистраль 15, состоящую из магистрали 1 б адреса, магистРедак рява оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Заказ 1 ОНИИПИ Го арственного 113035, аж 556 Подписное митета по изобретениям и открытиям при ГКНТ ССС сква Ж, Раушская.наб., д. 4/5,первого и второго блоков памяти, адресные входы 30 и информационные входы-выходы 31 второго блока памяти.Блок 5 обработки содержит управляющий вход 32 узла обработки адреса,первый узел 33 управления, узел 34 .,38, а также управляющий вход 45 узлабуферной памяти.Узел, 34 обработки адреса содержитарифметико-логический элемент (АЛУ)46, регистр 47, мультиплексор 48,шинный формирователь 49, вхдды 50 управления мультиплексором 48, входы 51управления шинным формирователем 49,входы 52 кода операции АЛУ 46, вход 5353 синхронизации регистра 47, выход54 шинного Формирователя 49, выход55 мультиплексора 48, выход 56 реги,стра 47 и группу управляющих входов57 узла обработки адреса.Узел 35 обработки данных содержитАЛУ 58, шинный формирова.тель 59,мультиплексор 60, первый и второй регистры 61 и 62, вход 63 управлениягенным Формирователем 59 вход 64 управления мультиплексором 60, вход 65кода операции АЛУ 58, вход 66 синХронизации регистра 61, вход 67 синхронизации регистра 62, выход 68 регистра 61, выход 69 АЛУ 58 и выход70 мультиплексора 60,50Узел 36 обработки данных содержитАЛУ 71, первый 72 и второй 73 регистры, первый 74, второй 75 и третий элементы И, управляющие входы 77-79группы узла 36, управляющий вход 80узла 36, выход 81 регистра 72, выход5582 элемента И 75, выход 83 элементаИ 76, выход 84 АЛУ 71 и выход 85 элемента И 74,Узел 39 буферной памяти содержитпервый 86 и второй 87 регистры, шинный формирователь 88, вход 89 синхронизации регистров 86 и 87, вход 90управления шинным формирователем 88,вход 91 обнуления регистра 87, выход92 регистра 86, выход 93 регистра 87и выход 94 шинного формирователя 88,Узел 38 содержит два триггера 95и 96, одновибратор 97, семь элементовИ 98-104, элемент И-НЕ 105, элементНЕ 106, входы 107 и 108 режима узла38, вход 109 синхронизации триггера95, входы Ц 0-114 режима узла 38,вход 115 синхронизации триггера 96,информационный вход 116 триггера 96,инверсный выход 117 триггера 95,информационный вход 118 триггера 95,вход 119 элементов И 99 и 100 вход120 элемента И 100, входы 121 элементов И 101-104,Узел 33 управления содержит триэлемента 122-124 управления и элемент125 коммутации, входы 126-128 режимаэлемента 124 управления, выходы 129элемента 123 управления, выходы 130элемента 124 управления.Элемент 122 управления содержитвход 131 .режима, выход 132 элемента122,постоянную память (ПЗУ)133,регистр134, два одновибратора 135 и36, триггер,137, два элемента И 138 и 139, элемент ИЛИ140, выходы 141 и 142 одновибраторов135 и 136 соответственно, вход 143синхронизации триггера 137, инверсныйвыход 144 триггера 137, вход 145 синхронизации и входы 146 управления ПЗУ133. Элемент 125 коммутации содержит мультиплексор 147, два элемента И 148 и 149, выход 150 мультиплексора 147, вход 151 элемента И 148 вход 152 элемента Ц 149, информационные входы 153 и 154 мультиплексора 147, управляющий вход 155 мультиплексора 147.Элемент 124 управления содержит два триггера 156 и 157, два одновибратора 58 и 159, элемент И 160, элемент ИЛИ 161, инверсный выход 162 триггера 156, выход 163 одновибратора 159, выход 164 триггера 56, выход165 элемента И 60, выход 166 одновибратора 158, инфорглационный вход 167 триггера 156 и выход 68 триггера 157.Элемент 23 управлени содержит мультиплексор 169, одловибратор 170,прохождением этих сигналов из блоков2 и 3 памяти или к блокам 2 и 3 памяти. В определенный момент в соответствии с определенным признаком сфор-.Эмированным элементом 124, элементасинхронного управления передает управление элементу 122 синхронного управления. Элемент синхронного управления отвечает за выполнение определенных арифметических и логическихопераций в узлах обработки адреса 34и данных 35, 36.По окончании выполнения. микропрограммы результат записывается в регистрах 62 и 73, элемент синхронногоуправления передает. управление эле-.менту асинхронного управления для про,должения выполнения выбранного режи ма.Режим работы повторяется столькораз, сколько определено в счетчике177. По окончании работы блок 5 выходит в "прозрачное" состояние для 25 инициации нового обмена.АЛУ 46 выполняет операции над адресом, приходящим по магистрали 16 илиприходящим из узла 35 обработки данных через шинный формирователь 49, З 0 АЛУ 46 может выполнять и роль коммутатора, пропуская на выход блока адрес либо из регистра 47, либо черезмагистраль 16.Работой узла 35 обработки данныхуправляет элемент 122 синхронного управления, Узел 35 производит обработку как содержимого регистра 61 и данных, поступающих по магистралям 17 и18, так и адресов, приходящих с узла34 через шинный формирователь 59.Операции выполняет АЛУ 58, а результат его работы запоминается в выход"ном регистре 62 либо пересылается чечез мультиплексор 60 и шинный форми рователь в узел 34 обработки адреса.Работой узла 36 обработки данныхуправляет элемент 122 синхронного управления. Узел 36 производит обработку как содержимого регистра 72, таки данных, поступающих через входы-выгходы 31-32. Операции выполняет АЛУ71, а результат его работы запомина ется в выходном регистре 73. ЭлементыИ 74-76 блокируют работу узла 36, ес ли В данное Время ВыпОлняются Операции по обработке адреса между узлами34 и 35.Информация с выхода регистра 175микрокоманд поступает на вход элемен-,5 1536396 6дешифратор 171, два элемента 172 и, 173 задержки, постоянную память (ПЗУ)1,74, регистр 175, два счетчика 176 и177, первый элемент ИЛИ 178, элемент.И 179, вшорой и третий элементы ИЛИ180 и 181, выход 182 мультиплексора,входы 183-185 управления мультиплек-.сором 169, выходы 186 и 187 элементтов 172 и 173 задержки, счетный вход188 счетчика 176, Вход 189 синхронизации регистра 175, адресные входы190-192 ПЗУ ,74, выход 193 регистра175, вход 194 установки в ноль счетчика 176, выход 195 элемента И 179,счетчный вход 196 счетчика 177.Блок 12 буферной памяти содержитпервый шинный формирователь 197, регистр-мультиплексор 198, второй шинный формирователь 199, вход-выход 200шинного формирователя 197, управляющие входы 201 шинных формирователей197 и 199, выход 202 шинного формиро-.вателя 197, выход 203 регистра-мультиплексора 198, выход 204 шинного формирователя 199.Устройство обработки данных работает следующим образом.Управление работой магистрали 15в каждый момент времени осуществляетустройство-задатчик (в рамках операционной системы), Задатчиками могутбыть либо блок 1, либо блок 4 прямого доступа.Для начала работы необходимо загрузить внутренние регистры 86 и 87,счетчик 177 блока 5. Если регистр 87не загружен, блок 5 "прозрачен" и обмен информацией между блоком 1 и блоками 2 и 3 памяти, а также между блоком 4 прямого доступа и блоками 2 и 3памяти происходит как-будто блока 5нет. Регистр 87 загружается в последнюю очередь. Его загрузка приводит кначалу работы блока 5.Блок 5 после загрузки регистра 87переходит в один из своих режимов обработки и передачи информации. В,соответствии с каждым режимам блок 5производит обработку проходящей информации в тот или иной момент времени.Управление работой блока 5 производится элементом 123 управления иэлементом 122 управления. Элемент 123та ИЛИ 180 и обнуляет счетчик 176,сигнализируя о конце микропрограммы,реализующей выбранный режим работы.Информация со счетчика 177 посту 5пает на вход узла 39 (обнуляет регистр 87) и на вход элемента ИЛИ 180и сигнализирует о конце работы блока5 и переход его в"прозрачное" состояние, Счетчик 177 содержит информацию 10о количестве циклов работы иработает1 с декрементом по сигналу со счетчика176 через элементы И 179 и ИЛИ 181.На вход мультиплексора 169 подаютсясигналы с выхода .элемента 125: сигнал 15на входе 126 соответствует приходуна магистраль 18 сигнала СхЗ; сигнална выходе 162 - спаду сигнала СхЗ;сигнал на выходе 163 - второму спадусигнала СхЗ; сигнал на входе 128 -приходу на линию сигнала СхИ 18.Информация с выхода регистра микрокоманд 175 поступает на узлы 35 и36 и элементы 122 и 124: сигнал навходе 67 - сигналу выдачи данных из 25регистра 62 узла 35 обработки данныхи регистра 73 узла 36 обработки; сигнал на входе 131 передает управлениеэлементу 122 синхронного управления;сигнал на выходе 129 поступает на . 30элемент 125 и по нему выставляются1 сигналы на магистраль 18 управления,Элемент 125 коммутации формируетсигналы состояния системной магистра,ли (входы 126-128), которые подаютсяна элемент 124 управления режимомработы. Сигналы с выхода 129 элемента 123 управляют прохождением сигна-.,лов с магистрали 18 на вход 19. С помощью мультиплексора 147 имеется возможность подмены кода операции, передаваемого через входы 107 и 108.Для элемента 124 имеем: сигнал навходе 126 соответствует приходу сигнала СхЗ по магистрали 18, сигнал навходе 127 - обнулению системной магистрали, сигнал на входе 128 - приходусигнала СхИ. Результатом работы элемента 124 является выдача сигнапа свыхода 1 62 на каждый спад СхЗ, с выхода 163 - на каждый второй спад СхЗ(фиг.15),Узел 38 начинает свою работу посигналу с входа 110 адресного селектора 37. В зависимости от информации,приходящей с узла управления 33, узел38 осуществляет запись с магистрали17 информации в соответствующие внутренние регистры и выдачу информации на магистраль 17 из соответствующих регистров, На входы 107 и 108 проходит код операции (чтение либо запись), на вход 109 - сигнал СхЗ. По этому сигналу происходит запись в соответствующие регистры или пропускаф.,: ние информации из соответствующих регистров на магистраль 17, Сигналы на входе 109 взводит триггера 95 и 96, причем сигнал с инверсного выхода 117 триггера 95 через одновибратор 97 подается на вход обнуления триггера 95. Триггер 95, обнуляясь, сбрасывает триггер 96, Сигналы на входе 119 при годе операции "Запись" проходит через элемент И,99 и формирует строб записи на соответствующий регистр в зависимости от информации, поступающей с адресного селектора и входов режима 111-114 узла 38.формула и з о б р е т е н и я1. Устройство для обработки данных, содержащее первый и второй блоки памяти, первый и второй блоки коммутации, блок управления, блок прямого доступа, блок буферной памяти, группу из а элементов И, где а. - разрядность обрабатываемых данных, и первый блок обработки, причем первая группа информационных входов-выходов первого блока обработки объединена соответственно с первой группой информационных входов-выходов первого блока коммутации и соответственно с первой группой информационных входов.ьвыходов блока прямого доступа, вторая группа информационных входов-выходов первого блока обработки объединена соответственно с первой группой информационных входов-выходов второго блока коммутации и соответственно со второй группой информационных входов-выходов блока прямого доступа, группа управляющих входов-выходов первого блока обработки объединена соответственно с группой управляющих входов-выходов блока прямого доступа, вторая группа информационных вХодов-выходов второго блока коммутации объединена соответственно с входами-выходами группы элементов И, первый выход блока прямого доступа подключен к входу режи-. ма блока управления, первый и второй выходы которого подключены соответственно к управляющим входам первого и второго блоков коммутации, второй9 15363 выход блока прямого доступа подключен к первым входам-выходам элементов И группы, вторые входы-выходы которых подключены соответственно к входам- выходам блока буферной памяти, инфор-.5 мационный и управляющий входы которого подключены соответственно к третьему и четвертому выходам блока прямого доступа, группа информационных входов-выходов блока буферной памяти подключена к информационному входу- выходу устройства, о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия, оно содержит второй 15 блок обработки, причем вторая группа информационных входов-выходов первого блока обработки соединена с первой группой информационных входов-выходов второго блока. обработки, а вторая 20 группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входов- выходов первого блока памяти, первая группа информационных входов-выходов 25 первого блока обработки соединена с третьей группой информационных входов второго блока обработки, а четвертая группа информационных выходов второго блока обработки соединена с второй 30 группой информационных входов первого блока памяти, вторая группа информационных входов-выходов второго блока коммутации соединена с пятой группой информационных входов-выходов второ 35 го блока обработки, а шестая группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входов-выходов второго блока памяти, вторая группа 40 информационных выходов первого блока коммутации соединена с седьмой группой информационных входов второго блока обработки, а восьмая группа информационных выходов соединена с вто рой группой информационных входов второго блока памяти, группа управляющих входов-выходов блока прямого доступа подключена соответственно к группе входов-выходов управления второго блока обработки, вторые входы-выходы управления которого соединены с входа- ми-выходами управления первого и второго блоков памяти.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что второй блок обработки содержит два узла обработки данных, узел обработки адреса, адресный селектор, два узла управления и 96 30узел буферной памяти, причем перваягруппа информационных входов блокаподключена соответственно к группеинформационных входов адресного селектора и соответственно к первойгруппе информационных входов узлаобработки адреса, вторая группа информационных входов блока подключенасоответственно к второй группе информационных входов узла обработки ад.реса, первая группа информационныхвходов-выходов блока подключена соответственно к группе информационныхвходов-выходов первого узла обработки данных и соответственно к группеинформационных входов-выходов узлабуферной памяти, выходы которого подключены соответственно к группе вхо 1 дов режима первого узла, управления,первый выход которого подключен к управляющему входу узла буферной памяти, вторая группа информационных входов-выходов блока подключена соответственно к группе информационных входов-выходов второго узла обработкиданных, информационный вход-вь:ходпервого узла обработки подключен кинформационному входу-выходу узла обработки адреса, первая группа выходов, вторая группа выходов и выходблока подключены соответственно к пер.вой группе выходов, вторая группе выходов узла обработки адреса и к второму выходу первого узла управления,первый вход режима которого подключенк управляющему входу блока, группавыходов адресного селектора подключена соответствнно к первой группе входов режима второго узла управления,первый и второй выходы которого подключены соответственно к управляющему входу узла обработки адреса и квторому входу режима первого узла управления, первая группа выходов коФторого подключена соответственно квторой группе входов режима второгоузла управления, третий, четвертый ипятый выходы которого подключены со-.ответственно к синхровходу узла буферной памяти, к управляющему входу .первого узла обработки данных и управляющему входу второго узла обработки данных, вторая группа выходовпервого узла управления подключенасоответственно к группе управляющихвходов узла обработки адреса, перво-,го и второго узлов обработки данных,вход синхронизации блока подключенк входу синхронизации первого узлауправления,3, Устройство по п.1, о т л и ч а"ю щ е е с я тем, что узел обработки5адреса содержит арифметико-логическийэлемент, регистр, мультиплексор ишинный формирователь, причем перваягруппа информационных входов узла подключена,соответственно к группе ин формационных входов арифметико-логи-.ческого элемента, управляющий входузла подключен к входу синхронизациирегистра, выход которого подключен кинформационному входу арифметико-логического элемента, группа информационных выходов которого объединена соответственно с второй группой информационных входов узла и подключенасоответственно к первой группе выхРдов, соответственно к второй группевыходов узла, соответственно к группеинформационных входов шинного формирователя и соответственнок группеинформационных входов.мультиплексора, выход которого подключен к информационному входу регистра, информационный вход-выход узла подключен к информационному входу-выходу шинногоформирователя, выход которого подключен к информационному входу мульти-.плексора, первьп, второй и третий упгравляющие входы группы узла подключе-.ны соответственно к управляющим вхо-:дам шинного формирователя, мультиплек-З 5сора и к входу кода операции арифметико-логического элемента.4. Устройство по п.1, о т л и ч аю щ е е с я тем, что первый узел обработки данных содержит первый и вто Орой регистры, шинный формирователь,мультиплексор и арифметико-логическийэлемент,причем:управляющий вход узлаподключен к входу синхронизации первого регистра, выход которого подключен к первому информационному входуарифметико-логического элемента, информационный вЫход которого подключенк информационному входу второго реги-.стра и к первому информационному вхо;. 5 Оду мультиплексора, выход которого подключен к информационному входу шинного формирователя, первый информационный вход-выход которого подключен кинформационному входу-выходу узла,первый, второй, третий, четвертый ипятый управляющие входы группы которого подключены соответственно к управляющему входу шинного формирователч,к управляющему входу мальтиплексора,к входу синхронизации второго регист"ра, к входу записи-чтения второго регистра и квходу кода операции арифметико-логического элемента, второйинформационный вход-выход шинного формирователя, второй информационныйвход мультиплексора, второй информационный вход арифметико-логическогоэлемента, информационный вход первогорегистра и вь 1 ход второго регистра подключены соответственно к информационнымвходам-выходам группы узла,5. Устройство по п.1, о т л и ч аю щ е е с я тем, чтр второй узел обработки данных содержит арифметикологический элемент, два регистра итри элемента И, причем управляющийвход узла подключен к первому входупервого элемента И, выход которогоподключен к входу синхронизации первого регистра, выход которого подключен к первому информационному входуарифметико-логического элемента, информационный выход которого подключен к информационному входу второгорегистра, первый, второй, третий и.четвертый управляющие входы группыузла подключены соответственно к первому входу второго элемента И, к первому входу третьего элемента И, квходу чтения-записи второго регистраи к вторым входам первого, второго итретьего элементов И, выходы второгои третьего элементов И подключены соответственно к входу кода операцииарифметико-логического элемента и ксинхровходу второго регистра, второйинформационный вход арифметико-логического элемента, информационный входпервого регистра и выход второго регистра подключены соответственно к информационным входам-выходам группы узла.6. Устройство по п.1, о т л и ч аю щ е е с я тем, что узел буфернойпамяти содержит два регистра и шинный формирователь, причем управляющийвход узла подключен к входу установкив "Оч первого регистра, группа информационных входов-выходов шинного,формирователя подключена соответственнок группе информационных входов-выходов узла, выход первого регистра подключен к первому выходу узла, входсинхронизации которого подключен квходам синхронизации первого и второго регистров и к управляющему входушинного формирователя, выход которогопятый и шестой входы режима второго элемента управления подключены соответственно к третьему, четвертому и подключен к информационным входам первого и второго регистров и к второму выходу узла, выход второго регистра подключен к информационному входу шин 5 ного формирователя и к третьему выхо-. ду узла.7. Устройство по п.1, о т л и ч аю щ е е с я тем, что первый узел управления содержит первый, второй и 10 третий элементы управления и коммутатор, причем первый вход режима узла подключен к первому информационному входу коммутатора, первому, второму входам режима первого элемента управ ления и первому входу режима второго элемента управления, первый и второй входы режима группы узла подключены соответственно к первому входу режима третьего элемента управления и к вто рому входу режима второго элемента управления, второй вход режима узла подключен к третьему входу режима . второго элемента управления, первый выход которого подключен к первому вы ходу узла, второй выход которого подключен к первому выходу элемента коммутатора, второй и третий выходы которого подключены соответственно к первому и второму выходам первой 30 группы узла, первый выход третьего элемента управления и второй выход второго элемента управления подключены соответственно к первому и второму Выходам Второй группы узла, третин 35 выход второго элемента управления подключен к второму входу режима третьего элемента управления, второй выход которого подключен к четверто-, му входу режима второго элемента уп равления, первый и второй выходы первого элемента управления подключены соответственно к пятому и шестому входам режима второго элемента управления, четвертый и пятый выходы которо го подключены соответственно к второ-му информационному и управляющему входам коммутатора, вход синхрониза- ции узла подключен к входу синхронизации третьего элемента управления, причем первый элемент управления со-. держит два триггера, два одновибратора, элемент И и элемент ИЛИ, причем первый вход режима первого элемента управления подключен к входу синхро-: 55 низации первого триггера, к информационному входу Второго триггера и к первому входу элемента И, второй вход режима первого элемента управления объединен с выходом первого одновибратора и подключен к первому выходупервого элемента управления, к инверсным входам установки первого и второго одновибраторов и инверсному входу элемента ИЛИ, прямой выход первоготриггера подключен к входу синхронизации второго триггера, инверсчый выход которого подключен к входу первого одновибратора, инверсный выходпервого триггера подключен к второмувыходУ первого элемента управления ик второму входу элемента И, выход которого подключен к входу второго одновибратора, выход которого подключен к прямому входу элемента ИЛИ, выход которого подключен к информационному входу первого триггера, причемвторой элемент управления содержитпостоянную память, регистр, мульти-.плексор, дешифратор, одновибратордва счетчика, два элемента задержки,элемент И и три элемента ИЛИ, причемпервый вход режима второго элементауправления подключен к первому информационному входу мультиплексора,к первому входу первого элемента ИЛИ,к входу установки в "О" регистра, квходу устаноки в "О" первого счетчика и к первому входу второго элемента ИЛИ, выход которого подключен кинверсному входу установки в "О" второго счетчика, первый, второй и третий информационные выходы которогоподключены соответственно к первому,второму и третьему адресным входампостоянной памяти и соответственнок первому, второму и третьему входамэлемента .И, выход которого подключенк первому входу третьего элементаИЛИ, выход которого подключен к счетному входу первого счетчика, выходпереноса которого подключен к первому выходу второго элемента управленияи к второму входу второго элементаИЛИ, второй вход режима второго элемента управления подключен к информационному входу первого счетчика,к четвертому адресному входу постоянной памяти и к второму информаци-онному входу мультиплексора, третийвход режима второго элемента управ-.ления подключен к входу синхронизации первого счетчика и к Второму входу третьего элемента ИЛИ, четвертый,96 16 15 15363 пятому информационным входам мультиплексора, выход которого подключен к входу одновибратора, выход которого подключен к счетному входу второ 5го счетчика ик второму входу первого элемента ИЛИ, выход которого подключен к входу синхронизации,регистра, первый выход которого подключенк управляющему-входу. мультиплексора 10и к входу дешифратора, выходы с вто, рого по шестой регистры подключены соответственно к выходам с второго по пятый второго элемента управления и третьему входу второго элемента 15 ИЛИ, выход постоянной памяти подклю-. чен к информационному входу регистра, первый и второй инверсные выходы дешифратора подключены соответственно к входам первого и второго элементов 2 О задержки, выходы которых подключены соответственно к шестому и седьмому информационным входам мультиплексора, причем третий элемент управления со-держит постоянную память, регистр, 25два одновибратора, триггер, два элемента И и элемент ИЛИ, причем первый и второй входы режима третьего элемента управления подключены соответственно к первому адресному входу по- ЗО , стоянной памяти и к входу первого одновибратора, выход которого подключен к входу элемента ИЛИ, инверсный выход которого подключен к входу,синхронизации триггера, инверсный выход которого подключен к первому входу первого и второго элементов И, инверсный выход первого элемента И подклю, чен к входу синхронизации постоянной памяти, первый выход которой подклю О чен к первому информационному входу регистра, выход которого поцключен к второму адресному входу постоянной ,памяти и к первому выходу третьего элемента управления, второй выход постоянной памяти подключен к второму выходу третьего элемента управления, к второму информационному входу регистра и к входу второго одновибратора,выход которого подключен к второмувходу элемента ИЛИ, вход синхрониза"ции третьего элемента управления подключен к второму входу первого элемента И и второму входу второго элементаИ, инверсный выход которого подключенк входу синхронизации регистра. 8, Устройство по п,1, о т л и ч аю щ е е с я тем, что второй узел управления содержит два триггера, одно- вибратор элемент И-НЕ, элемент НЕ и семь элементов И, причем первый вход режима первой группы узла подключен к первому входу элемента И-НЕ, выход которого подключен к входу синхронизации первого триггера, инверсный выход которого подключен к первым входам первого и второго элементов И, выход второго элемента И подключен к первым входам третьего, четвертого, пятого и шестого элементов И, второй вход режима первой группы узла подключен к вторым входам третьего, четвертого, пятого и шестого элементов И, первый и второй входы режима второй группы узла подключены соответст- венно к первому и второму входам седьмого элемента И, выход которого подключен к второму входу первого эле- " мента И и к входу элемента НЕ, выход которого подключен к второму входу второго элемента .И, третий вход режима второй группы подключен к второму входу элемента И-НЕ и к входу синхронизации второго триггера, прямой выход которого подключен к информационному входу первого триггера, а инверсный - к входу одновибратора, выход которого подключен к информационному входу второго триггера, выход четвертого элемента И подключен к первому и второму входам узла, выходы первого и третьего элементов И объединены и подключены к третьему выходу узла, выходы пятого и шестого элементов И подключены соответственно к четвертому и пятому выходам узла.