Устройство для обмена информацией

(54) УСТРОЙСТВО ДЛЯЦИЕЙ НА ИНФОРИАы Усей ГОСУДАРСТВЕННЫЙ НОМИТЕТГЮ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР САНИЕ ИЗО(57) Изобретение относится к вычислительной технике и предназначенодля обмена информацией между ЗВМ,Изобретение относится к вычислительной технике, предназначено дляобмена информацией между ЭВМ, имеющей общую магистраль с совмещеннымишинами "Адрес/Данные", и периферийными устройствами, касается усовершенствования известного устройствапо авт, св, 1 1278872,Целью изобретения является пов -шение достоверности обмена,На Фиг.1 представлена структурнаясхема устройства; на Фиг.2-6 - функциональные схемы селектора адреса,схемы сравнения селектора адреса,блока дешифрации управляющих сигналов, блока контроля по паритету иблока ввода - вывода; на фиг.7 -.приведен пример возможной реализа"ции узла Формирования ответного сигнала,ойство для обмена информадержит центральный процессор имеющей общую магистраль с совмещенными шинами "Адрес/Данные",периферийными устройствами. Целью изобретения является повышение достоверности обмена. Устройство содержит блок ввода.в .вывода, блок дешифрации управляющих сигналов, селектор адреса, магистральный приемник адреса, узел магистралях приемников сигналов управления, узел Формирования ответного сигнала, магистральный передатчик данных, блок контроля по паритету, магистральный передатчик квитанции.1 з.п. Ф-лы, 7 ил. 1, интерфейсное устройство 2, блок Св3 ввода - вывода, периферийное устройство 4, шины 5 общей информационной магистрали, магистральный прием- ьаЬник 6 адреса данных, узел 7 ма- СЛгистральных приемников сигналов Муправления, селектор 8 адреса, блок9 дешифрации управляющих сигналов,магистральный передатчик 10 квитанции, блок 11 контроля по паритету,магистральный передатчик 12 данных,схему 3 сравнения, элемент И 14,элемент 15 задержки, элемент 16 сложения по модулю два, элементы И 17,18, элементы ИЛИ 19, 20, элементНЕ 21, триггер 22, элементы И 23-25, фьюэлементы 26-28 задержки, элемент ЯИЛИ 29, узел. 30 формирования контрольного разряда, схемы 31 сравнения,элемент И 32, магистральный приемник 33, узел 34 Формирования конт рольного разряда, мультиплексор 35,буферный регистр 36, коммутатор 37 данных, элемент 38 задержки, элементы ИЛИ 39, 40, узел 41 элементов И, цепи;квитанции выставленного про цессором адреса устройства или ячейки памяти (цепь 42) ОБМ (" Обмен" ); запроса на чтение данных (цепь 43) ДЧТ (" Данные читать"); квитанции записываемых данных (цепь 44) ДЗП ,("Данные записать"); квитанции вво:димых в процессор данных или сигнала о завершении операции записи от адресованного устройства (цепь 45) ОТВ "Ответ"; сигнала ОБМ (цепь 46) с выхода магистрального приемника;сигнала ДЧТ (цепь 47) с выхода ма-. гистрального приемника; сигнала ДЗП(цепь 48) с выхода магистрального приемника; сигнала разрешения работы устройства (цепь 49); сигнала паритета (цепь 50) сигнала ОТВ (цепь 51) на магистральный передатчик; сигнала стробирования передатчика данных(цепь 52); сигнала ст 1 обирования конт-ц роля по паритету (цепь 53); сигнала стробирования блока ввода " вывода при чтении от интерфейсного устройства (цепь 54); сигнала стробирования блока ввода - вывода при записи от интерфейсного устройства (цепь 55); магистраль 56 данных из блока ввода - вывода, шину 57 прошитого кода адреса устройства ввода/вывода, шину 58 кода адреса устройства вво-35 да - вывода с выхода магистрального приемника, цепь 59 сигнала стробирования блока ввода - вывода при чтении от периферийного устройства; цепь 60 сигнала стробирования блока40 ввода - вывода при записи от периФерийного устройства; шину 61 данных периферийного устройства; узел 62 формирования;ответного сигнала (ОТВ) содержащий элементыИ 63-67,Ф45 элемент ИЛИ 68, триггер 69, элементы70, 71 задержки.Функциональное назначение и конструктивное выполнение входящих блоков (Фиг,2-6) аналогично их назначению и выполнению в прототипе.50Узел 62, предназначенный для Формирования и управления сигналамиОТВ, работает следующим образом,При наличии сигнала по цепи 50"Паритет" сигнал по цепи 54 "Разрешение чтения" Формирует на выходахэлементов И 64 и ИЛИ 68 сигнал аналогичной Формы. При отсутствии сигнала по цепи 50 сигнал по цепи 54 Формирует соответствующий сигнал на выходе элемента И 63. При этом в первом цикле поступления сигнала "Разрешение чтения" триггер 69 в нулевом состоянии закрывает элемент И 67 и открывает элемент И 65, По окончании сигнала по цепи 54 с выхода элемента 70 задержки, длительность которого равна длительности сигнала по цепи 54, устанавливается в единичное состояние триггер 69, который закрывает элемент И 65 и открывает элемент И 66, после чего узел 62 ожидает поступления следующего сигнала по цепи 54. Во втором цикле сигнала по цепи 54 он проходит через элементы И 67 и 68, в результате чего формируется сигнал по цепи 50 на выходе узла 62, Одновременно сигнал по цепи 54 проходит через элемент И 66 и после задержки на элементе 71 задержки на длительность сигнала по цепи54 сбрасывает триггер 69, который вновь запирает элемент И 67 и подготавливает свою установку через элемент И 65 в следующем цикле сигналовпо цепи 54.Устройство работает следующимобразом,Процессор 1, установив на шинах5 код адреса, активизирует цепь 42сигнала ОБМ, который с выхода блока7 стробирует селектор 8 адреса, вкотором происходит сравнение кодаадреса шин 5 с выхода магистральногоприемника 6 и кода адреса блока 3ввода - вывода, прошитого на первомвходе 57 селектора 8 адреса, При совпаденни всех разрядов активизируетсявыход по цепи 49 селектора 8 адреса,который устанавливает триггер 22,что означает выбор данного блока 3, При несовпадении адресов устройство остается в исходном состоянии. Дальнейшее Функционирование устройства при совпадении адресов разбивается на два режима: записи ( вывод данных из процессора 1 в блок 3 ) и чтения( ввод данных в процессор 1 из блока 3) В режиме записи процессор 1 устанавливает на шине 5 данные, а на цепи 44 - сигнал ДЗП, который с выхода узла 7 активизирует блок 9дешифрации управляющих сигналов, который вырабатывает строб по цепи 55 для блока 3 ввода - вывода и сигнал95 6 5 15363по цепи ОТВ 51 для ЦП, задержанныйотносительно него на элементе 28задержки. В ответ на строб по цепи55 блок 3 ввода - вывода формирует5в узле 34 контрольный разряд дляслова с выхода магистрального приемника 33 и после задержки элементом38 задержки переключает мультиплексор35 и открывает для записи буферный 10регистр 36. Таким образом, в буферныйрегистр 36 будет записано с шин 5слово данных с контрольными разрядами, а ЦП, получив сигнал ОТВ, снимает сигнал ОБМ, чем обеспечивается 15приведение устройства в исходноеположение.В режиме чтения процессор 1 устанавливает сигнал ДЧТ по цепи 43,который с выхода узла 7 активизирует 20блок 9 дешифрации управляющих сигналов, который вырабатывает строб поцепи 54 для блока 3 ввода - вывода,переключающий коммутатор 37 и откры- .вающий буферный регистр 36 для чтения, Данные из буферного регистра36 через коммутатор 37 поступают навходы блока 11 и магистрального передатчика 12. Сигнал по цепи 53, задержанный элементом 26 задержки относительно сигнала по цепи 54 на время, необходимое блоку 3 для выдачиданных из буферного регистра 36,разрешает работу блока 11, формирующего контрольный разряд и сравнивающего его с контрольным разрядом,считанным из буферного регистраПриотсутствии ошибки в запрещенных процессором 1 данных на выходе блока11 по цепи 50 вырабатывается сигнал,проходящий без изменения через узел62 на вход элемента И 25 блока 9дешифрации управляющих сигналов. Надругой вход элемента И 25 подаетсясигнал с выхода элемента И 23, задержанный элементами 26 и 27 задержкина время, необходимое для работыблока 11, При этом в блоке 9 формируется сигнал по цепи 52, стробирующий передатчик 21 для выдачи данныхна магистраль, и сигнал по цепи ОТВ51 для ЦП, Таким образом, процессорполучает сигнал ОТВ как квитанциювводимых данных, установленных нашинах 5 общей магистрали. Считавданные, процессор 1 завершает режиманалогично режиму записи.При сбое, если сигнал контроля попаритету по цепи 50 по каким-либо причинам не формируется, в текущем цикле чтения узел 62 на выходе по цепи 50 сигнала не формирует, следовательно, в блоке 9 дешифрации управляющих сигналов сигнал ОТВ по цепи 51 не формируется, данные на магистраль не выдаются (сигнал по цепи 52 не сбрасывается),Процессор 1, не получив сигнала ОТВ, в течение 10 мкс, переходит на стандартную процедуру обработки прерывания, Дпя установления наличия устойчивого или случайного сбоя и локдлизации неисправности процессор может выполнить процедуру записи - чтения и поразрядного сравнения контрольного слова, При этом функционирование узла 62 рассматривается для двух режимов: режима случайного сбоя и режима устойчивого сбоя.Если при повторной операции чтения сигнал контроля по паритету по цепи 50 формируется (режим случайного сбоя) узел 62 также форми- рует выходной сигнал по цепи 50 (переходя при этом в исходное состояние). Выполнив еще несколько раз операцию чтения контрольного слова, процессор может установить факт случайного сбоя и перейти к выполнению прерванной программы. Если при повторной операциичтения контрольного слова сигналконтроля по паритету по цепи 50вновь не формируется. (устойчивыйсбой), то узел 62 аппаратно формирует выходной сигнал по цепи 50каждую вторую операцию чтения, давая возможность блоку 9 дешифрацииуправляющих сигналов сформироватьсигнал по цепи 51 ОТВ и сигнал поцепи для стробирования передатчикаданных. При этом факт устойчивогосбоя процессор 1 может установитьпо невозможности выполнения каждойвторой операции чтения. По резуль-.татам сравнения при устойчивом искажении одного или нескольких битконтрольного слова устанавливаетсяфакт неисправности тракта передачипри чтении этого слова, при отсутствии искажений - неисправности блока 9 дешифрации сигналов управления,блока 11 контроля по паритету, цепиуправления этих блоков, элементы ицепи управления блока 3 вводавы-вода,Формула изобретения1.Устройство для обмена информацией по авт, св. Р 12788/2, о т л ич а ю щ е е с. я тем, что, с целью5повышения достоверности обмена, вустройство введен узел формированияответного сигнала, при этом третийвход блока дешифрации управляющихсигналов соединен с выходом узлаформирования ответного сигнала, разрешающий и стробирующий входы которого соединены соответственно с четвертым выходом блока дешифрации 15управляющих сигналов и с выходомблока контроля по паритету.2. Устройство по п 1, о т л и -ч а ю щ е е с я тем, что узел форми О рования ответного сигнала содержит триггер пять элементов И, элемент ИЛИ, два элемента задержки, причем первый вход первого элемента И соединен с первыми входами,второго, тре тьего элементов И и является разрешающим входом узла, второй входпервого элемента И соединен с вторымвходом второго элемента И и являетсястробирующим входом узла, выход. элемента ИЛИ является выходом узла, приэтом в узле формирования ответногосигнала выход второго элемента И соединен с первым нулевым входом триггера и с первым входом элемента ИЛИ,второй вход которого соединен с выходом третьего элемента И,.второйвход которого соединен с единичнымвыходом триггера и с первым входомчетвертого элемента И, выход которого соединен с входом первого элементазадержки, выход которого соединенс вторым нулевым входом триггера,нулевой выход которого соединен спервым входом пятого элемента И, вто"рой вход которого соединен с выходомпервого элемента И и с вторым входомчетвертого элемента И, выход пятогоэлемента И соединен с входом второгоэлемента задержки, выход которогосоединен с единичным входом триггера.11536395 Составитель С,ПестмТехред ГМ. Ходанйч актор А.Маковс ректор Т.Мале Производственно-издательский комбинат "Патент", г, Ужгор Гагарина, 101 Заказ 110 НИИПИ Госу тираж 55венного комитета113035, Москва,Подписноео изобретениям и открытиям при ГКНТ СССР35, Раушская наб., д. 4/5