Устройство управления памятью

(51)4 Б 06 Р 13/О ПИСАНИЕ ИЭОБРЕТЕНИАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 22 О ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(56) Авторское свидетельство СССРУ 1211737, кл. С 06 У 13/00, 1984.Заявка ЕПВ В 053360,кл. С 06 Р 3/04, 1980,(54) УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ(57) Изобретение относится к вычисл тельной технике и предназначено дляиспользования в специализированныхи универсальных цифровых вычислительных машинах и системах, содержащихпамяти с многоканальным доступом.Белью изобретения является повышениебыстродействия Устройства. Устройствосодержит блок 1 формирования адреса,блок 2 коммутации режимов, блок 3управления записью, блок 4 управлениячтением, регистр 5 входной информации и генератор 6 синхроимпульсов,2 з.п, ф-лы, 11 ил., 2 табл.14 Таблица 1 Загрузкарегистровойпамяти О О О О Запись в ОЗУ Инкремент О Декремент О Чтение иэ ОЗУ Инкремент О Декремент ОО О О ции, входы записи которых подключенысоответственно к выходам первого нвторого элементов И-НЕ, первые входыкоторых подключены к первому синхровходу блока, вход выдачи информациивторого регистра выходной информацииподключен к выходу первого триггера,синхровход которого соединен свторым синхровходом блока, первыйуправляющий вход блока подключен к входу установки в "О" второго триггера, информационный вход которогосоединен с первым входом режима сдви гового регистра и подключен к второму управляющему входу блока, третий управляющий вход блока подключен к первому входу первого элемента И,л выход которого подключен к входу разрешения второго триггера, прямой выход которого подключен к первым входам второго и третьего элементов И,выходы которых через элемент ИЛИподключены к информационному. входутретьего триггера, инверсный выходвторого триггера подключен к первомувходу четвертого элемента И, четвертый управляющий вход блока подключен Режим работы Функция 11761 18к информационному входу первого триг-гера и к второму входу второго элемента И-НЕ, пятый управляющий вход 5блока подключен к второму, входу режима сдвигового регистра, выходмладшего разряда которого подключенчерез первый элемент НЕ к входу приема информации сдвигового регистра, 10 к вторым входам первого, второгои четвертого элементов И, выход чет вертого элемента И подключен к выходу признака вывода блока, инверсныйвыход третьего триггера подключен к 15 первому управляющему выходу блока,прямой выход третьего триггера подключен к второму управляющему выходублока и к второму входу третьего эле-мента И, выход старшего разряда 20 сдвигового регистра подключен к второму управляющему выходу блока и,через второй элемент НЕ к второмувходу первого элемента И-НЕ, третий 1синхровход блока подключен к синхро входу третьего триггера, четвертыйсинхровход блока подключен к синхровходам второго триггера и сдвиговогорегистра.Составитель М.СилТехред М,Дидык Редактор П.Гер орректор С,ШекмаЕ Заказ 3663 Ти 0 Подписи ВНИИПИ Государственного коми по делам изобретений и отИзобретение относится к вычислительной технике и может быть использо вано в специализированных и универсальных цчфровых вычислительныхмашинах и системах.5Цель изобретения - повышение быстродействия.На фиг,1 изображена блочно-Функци ональная схема предлагаемого устройства; на Фиг.2-6 - функциональные схемы блоков устройства, выполненньи, например, на элементах серии 500 (соответственно блока управления за.писью, блока Формирования адреса, бло ка коммутации режимов, блока управления чтением и дешифратора приоритетов в блоке коммутации режимов) на Фиг.7 - схема системного применения устройства; на Фиг.8 -, сигналы на выходе генератора синхросигналов;на. Фиг.9 - временная диаграмма режима совмещенного чтения-записи информации; на Фиг,10 - временная диаграмма, иллюстрирующая приоритетность ввода вьвода информации.; на фиг.11 - временная диаграмма, иллюстрирующая режим чтения информации и запись ее для системы, изображенной на Фиг.7.Устройство управления памятью со- Щ держит блок 1 формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информаций, генератор 6 синхроимпульсов и имеет выходы 6.16.5 генератора, выход 7 формата блока формирования адреса, выходы 8-16 блока коммутациирежимов, в том числе выходы 8-10соответственно инкремента, декремента 40 и загрузки адреса, адресный выходвыход 12 запуска ввода, выход 13запуска вывода, выход 14 приостанова вьвода, выход 15 конца вьвода и выход16 признака процессора; выход 17 признака ввода блока 3, выход 18 признака вьвода блока 4, первый 19, второй 20 и третий 21 информационные входы, входь 22 и 23 команды и синхронизации обмена, соответственно первый24, второй 25 и третий 26 информаци59 онные выходы, адресный выход 27, выход 28 записи, а также выходы 29 и 30 признака режима обменаи 30 разрешения обмена соответственно.Блок 3 (Фиг.2) содержит первый -55 пятый триггеры 31-35, первый 36 и второй 37 элементы НЕ, первый - третий элементы И 38-40, элемент И-НЕ 41 и имеет синхровходы 6.2-6,4,управляющие входы 12 и 23, выход 17признака ввода и управляющие выходы29 и 30.Блок 1 формирования адреса (,фиг.З)содержит первый 42 и второй 43 сумматоры, регистр адреса, содержащийпервую - третью группы 44 - 46, регистровую оперативную память, содержащую первую-третью группы 47 - 49,и имеет синхровходы 6,3 и 6.4, первый - третий управляющие входы 810, адресный вход 11, информационныйвход 17, выход 7 Формата и адресныйвыход 27.Блок 2 коммутации режимов (Фиг.4)содержит первый - третий управляющиерегистры 50 - 52, первый - третий адресные регистры 53 - 55, первый 56и второй 57 элементы И, первый - третий элементы И-НЕ 58 - 60, 1 руппу 61вентилей, дешифратор 62 и имеет синхровходы 6.1 -,6.3 и 6.5, первыйчетвертый управляющие входы 7,18,16и 22, выходы 61.1 - 61,5 группы вентилей, выходы 62.1 - 62.5 дешифратора, выходы 8 - 10 соответственноинкремента, декремента и загрузкиадреса, адресный выход 11, выходы 12и 13 запуска соответственно ввода ивывода, выходы 14 и 15 соответственноприостанова и конца вывода, выход16 признака процессора, выход 28записи и управляющий выход 29Блок 4 (фиг.5) содержит первый63 и второй 64 регистры выходной инФормации, регистр 65 сдвига, первый -третий триггеры 66 - 68, первыйчетвертый элементы И 69 в . 2, первый73 и второй 74 элементы НЕ, элементИЛИ 75, первый 76 и второй 77 элементы И-НЕ и имеет синхровходы 6.16.4, первый - пятый управляющие входы 13 - 16 и 23, информационный вход20, выход 18 признака вывода, первый24 и второй 25 информационные выходыи управляющие выходы 29 и 30.Дешифратор 62 (фиг,6) блока коммутации режимов содержит первый -третий триггеры 78 - 80, первый 81и второй 82 элементы НЕ, первыйтретий элементы И 83 - 85, первыйтретий элементы И - НЕ 86 - 88 иимеет синхровход 6,3, первый - третийуправляющие входы 17,18 и 61,5, выходы 62.1 - 62.5,Схема системного применения устройства (Фиг.7) содержит первое 89, 3 1411второе 90Нустройства управления памятью, первое 92, второе93БОЗУ и имеет первые 19,вторые 20 и третьи 21 входные инфор 5мационные шины, первые 22 и вторые23 входные управляющие шины, первые24, вторые 25 и третьи 6 выходныеинформационные шины, шины 27 адреса,выходы 28 записи, первые 29 и вторые 1030 управляющие выходы,На фиг.8, поясняющей работу устройства, обозначены цикл работыустройства или период синхронизацииТя, синхросигналы на выходах 6,16.5 генератора синхросигналов.На фиг.9 обозначены сигнал 953признак вывода на выходе 18; сигнал96 - адрес слова, считываемого изОЗУ; сигнал 97 - информация, считанная из ОЗУ; сигнал 98 - информацияна выходе регистра 63; сигнал 99 - сопровождение выходной информации;сигнал 100 - информация на входерегистра 5; сигнал 1 О 1 - сопровождение входной информации; сигнал 102-признак ввода на выходе 17; сигнал103 - адрес слова, записываемого вОЗУ; сигнал,104 - информация навыходе регистра 5; сигнал 105 - за-: 30пись слова в ОЗУ с регистра 5.На фиг,10 обозначены сигнал 106 -признак ввода на выходе 17; сигнал107 - признак вывода на выходе 18;сигнал 108 - приостанов вывода на35выходе 14; сигнал 109 - адрес информации, записываемой в ОЗУ; сигнал110 - информация на выходе регистра5; сигнал 111 - запись информациив ОЗУ из регистра 5; сигнал 112 - 40информация, считанная из ОЗУ, навыходе регистра 63. На фиг.11 обозначены сигнал 113 - признак вывода информации из ОЗУ 1 на выходе 18 УУП 1; сигнал 114- адрес информации, считываемой из ОЗУ 1; сигнал 115 - информация, считанная из ОЗУ 1, на выходе регистра 63 УУП 1; сигнал 116 - сопровождение считанной информации УУП 1; сигнал 117 - сопровождение информации на входе 23 УУП 11; сигнал 118 - признак ввода информации в ОЗУ 2 на выходе 17 УУП 11; сигнал 119 - адрес информации, записываемой в ОЗУ 11; Сигнал 120 - информация для ОЗУ 11 на выходе регистра 5 УУП 11; сигнал 121 - за пись информации в ОЗУ 11761Устройство управления памятью(фиг.1) обеспечивает одновременнуюприоритетную работу с ОЗУ несколькихабонентов в синхронном и асинхронномрежюах, поэтому блок 1 формированияадреса и блок 2 коммутации режимовмогут быть выполнены, например, аналогично управлению многоканальногобуферного ОЗУ 1. Запись информациив ОЗУ от асинхронных абонентов обеспечивается в устройстве блоком 3, ачтение от асинхронных абонентовблоком 4. При этом блок 1 Формирования адреса и блок 2 коммутации режимов (фиг.3 и 4) обеспечивают работуОЗУ с тремя приоритетными абонентами(каналами); процессором по записичтению (синхронная работа), каналомасинхронной записи и каналом асинхронного чтения,ОЗУ условно разделяется на страницыодинаковой длины, При этом, если емкость памяти в адресах равна С(и +и ),С = 2 3где и - количество двоичных разря 5дов кода числа страниц;и- количество двоичных разрядов кода размера страницы.Запись-чтение ш-разрядной информации осуществляется в общем случаестраницами переменной длины, причемчисло слов в странице 1 опеделяется изсоотношения 1 6 1 ( 2" , Адреснаячасть каждого канала имеет свою регистровую память, в которой,хранятся номер страницы, адрес словав странице и число слов в странице.Регистровая память всех каналов объединена в блок регистровой памяти,состоящей из памяти 47 страниц, памяти 48 текущих адресов и памяти 49форматов (фиг.3); выполненной в видеоперативной памяти. Регистровая па"мять распределяется между каналами,причем каждому каналу может быть назначен один или более регистров, т.е.должно выполняться соотношение2 7 И,где И - число каналов;К - число двоичных разрядов адреса регистровой памяти,Устройство работает следующимобразом,Предварительно активизируются блок1 формирования адреса, блок 3 (дляканала записи в ОЗУ) и блок 4 (для5 14117канала чтения иэ ОЗУ).При активизацииблока 3 в начале первого цикла свхода 22 устройства на входы группы61 вентилей блока 2 коммутации режимов (Фиг,4) поступают коды запускаввода, управляющий и адреса регистровой памяти, при этом на управляющийвход группы 61 вентилей поступаеттакже разрешающий сигнал активности Оустройства (все сигналы длительностьюв один цикл). На выходе 61.1 группывентилей появляется единичный сигналзапуска ввода, который стробируетсясинхросигналом с входа 6.1 и инверти Бруется на элементе И-НЕ 58, с выхода, которого поступает на входы записи(синхровходы) регистров 51 и 55 иобеспечивает запись в них соответственно управляющего кода канала ввода 2 Ос выхода 61.2 и адреса регистровойпамяти с выхода 61.4 группы 61 вентилей.Одновременно с выхода элементаИ-НЕ 58 сигнал по выходу 12 запуска 25ввода поступает на вход установки в"0" триггера 31 программного автомата3 (Фиг.2), с выхода которого нулевойсигнал поступает на вход элементаИ-НЕ 41, на выходе которого устанав Оливается единичный сигнал, поступающий на управляющии выход 29 устройства и являющийся для процессора признаком готовности блока 3 к вводуинформации в ОЗУ. В слецующем. циклев регистровую оперативную память загружается адрес страницы ОЗУ, в которую будет вводиться информация изканала: номер страницы, адрес первогослова в странице и число слов в стра Онице (Формат), которые поступают синформационного входа 19 устройствачерез группы 44-46 адресного регистраи сумматоры 42 и 43 (Фиг.3) в соответствии с управляющими сигналами свыходов 8 - 10 на выход регистра 50,а также в соответствии с кодом адреса, поступающим с выхода 11 регистра53 блока коммутации режимов (Фиг.4)на адресные входы группы 47 номеров БОстраниц, группы 48 текущих адресов игруппы 49 форматов оперативной регистровой памяти,При этом информация в регистры50 и 53 запи ывается непосредственнос выходов 61,2 и 61.4 группы 61 вентилей по синхросигналу с входа 6.2в соответствич с выходом 62.2 дешифратора приоритетов, а предваритель 61 6но в начале второго цикла с входа 22 устройства на вход группы 61 вентилей поступают управляющий код, код адреса регистровой памяти, а на управляющий вход группы 61 вентилей поступает сигнал активности устройства,Активизация блока 4 осуществляется аналогично активизации блока 3 также за два цикла, при этом в первом цикле управляющий код канала вывода записывается в регистр 52 блока коммутации режимов (Фиг,4), код адреса регистровой памяти - в регистр 54 в соответствии с сигналом на выходе 13 элемента И-НЕ 59, поступающим также на вход установки в "0" триггера 67 блока регистров выходной информации (фиг.5) с выхода которого через элементы И 70 и 71 и ИЛИ 75 по синхросигналу с входа 6.3 записывается в триггер 68, с прямого выхода которого нулевой сигнал поступает на управляющий выход 30 устройства и является для канала вывода .разрешающим сигналом на прием информации из ОЗУ, Единичный сигнал с инверсного выхода 68 поступает на выход 29 устройства и является для процессора признаком активности блока 4.Управляющий код на выходе 61.2 группы 61 вентилей (Фиг.4) является четырехразрядным и задает режим рабо" ты каналов с ОЗУ, при этом первый - четвертый разряды кода (нумерация разрядов кода слева направо) означают: 1 - признак загрузки регистровой памяти; 2 - признак инкремента (+1) адреса ОЗУ; 3 - признак декремента (-1) адреса ОЗУ 1 4 - признак записи в ОЗУ.Значения сигналов для различных режимов работы приведены в табл.1. После активизации блоков 3 и 4 по асинхронным запрос-ответным сигналам устанавливается связь этих блоков соответственно с каналом ввода и вывода и далее начинается синхронный постраничный автоматический ввод и вывод информации в/из ОЗУ беэ участия процессора.Работа с каналом ввода информации в ОЗУ осуществляется следующим образом.При установлении связи из канала ввода на второй управляющий вход 23 устройства поступает сигнал (нулевой уровень) запроса на ввод информации,I 4который поступает нл вход элементлНЕ 36 (фиг.2), и далее единичныйсигнал через элемент И 38 поступаетна информационный вход триггера 32,в который записывается по синхросигналу на входе 6,2, Нулевое значениеэтого сигнала с инверсного выходатриггера 32 поступает на второйуправляющий выход 30 устройства иявляется для канала ввода разрешающим сигналом на ввод информации.При вводе информации канал начинает слово за словом передачу страницыинформации в ОЗУ. Из канала по информационному входу 21 устройства нлинформационный вход регистра 5 входной информации поступает первое словоинформации, а по входу 23 устройствана вход элемента НЕ 37 - сигнал сопровождения информации (нулевой сигнал). Далее с выхода элемента НЕ 37единичный сигнал через элемент И 39поступает на информационный входтриггера 34, в который записываетсяпо положительному фронту синхросигнала на входе 6,3. С выхода триггера 34единичный сигнал поступает черезэлемент И 40 на информационный входтриггера 33, в который записываетсяпо синхросигналу на входе 6.4,С выхода триггера 33 единичныйсигналфпоступает на управляющий входрегистра 5 входной информации (входвыбора направления) и обеспечиваетзапись по синхросигналу на входе 6,3слова информации из канала в регистр5. Одновременно единичный сигнал свыхода триггера 33 поступает по входу17 (признак ввода) в блок коммутациирежимов (фиг.4) на вход дешифратораприоритетов и управляющие входы регистров 51 и 55, из которых информация поступает соответственно в регистры 50 и 53 в соответствии с выходом62.2 дешифратора приоритетов.Сигнал с первого выхода 10 регистра 50 поступает на управляющие входыгрупп 44 - 46 регистра адреса (фиг.3)обеспечивая прием информации из регистровой памяти, а сигналы с второго9 и третьего выходов регистра 50 поступают на управляющие выходы сумматоров 42 и 43, обеспечивая либо прибавление единицы к кодам, либо вычитание единицы из кодов информации,поступающей из регистров 45 и 46 наинформационные входы сумматоров 42 и43 (см. табл.1), а на выходе 28 запи11761 5 10 15 20 25 3035 4045 5055 си устройства по синхросигнллу с входа 6,5 нл входе элемента И 56 (Фиг.4) появляется сигнлл записи в ОЗУ пе 1, - вого слова инФормации по адресу, записанному по синхросигнллу нл входе 6,3 (фиг.3) в группы 44 - 46 адресного регистра из групп 47 - 49 регистровой памяти в соответствии с адресом, поступающим из регистра 53 блока коммутации режимов нл адресные входы групп 47 - 49 регистровой памяти.Одновременно с записью слова информации в ОЗУ модифицйровлнные на единицу коды текущего адреса и формата с выходов сумматоров 42 и 43 переписываются по синхросигналу с входа 6.4 соответственно. в группу 48 текущих адресов и группу 49 форматов регистровой памяти, т.е. в регистровой памяти подготавливается адрес следующего слова информации, записываемой в ОЗУ из канала. Как видно на диаграмме (фиг,9), прием и запись слова информации из канала осуществляется за 2 цикла работы устройства. В третьем цикле поступает из канала следующее слово информации с сигналом сопровождения, в четвертом осуществля ется его запись в ОЗУ по модифицированному адресу с одновременной подготовкой адреса следующего слова и т,д., пока не будет принято в ОЗУ последнее слово страницы информации .из канала, При этом канал ввода снимает сигнал запроса на ввод информации, устанавливая его в единичное состояние (сигнал на входе элемента НЕ 36, поступающий с входа 23 устройства).Нулевой сигнал с выхода элемента НЕ 36 через элемент И 38 записывается по синхросигналу с входа 6,2 в триггер 32, на инверсном выходе которого, соединенном с вторым управляющим выходом 30 устройства, появляется единичное значение сигнала, являющееся для канала запрещающим сигналом на ввод информации. Одновременно единичныи сигнал с инверсного выхода триггера 32 поступает на вход элемента И-НЕ 41, на другой вход которого поступает также единичный сигнал с выхода триггера 31, который устанавливается в нем по синхросигналу свхода 6.4 при приеме из канала перво"го слова информации в соответствиис сигналом на втором управляющем входе триггера 31, поступающим с выходаэлемента И 40 (единичное значение9 1411сигналя). На информационном входетриггера 31 постоянно установлен единичный сигнал, а на первом управляю-.щем входе (" Сброс" ) триггера 31 действует единичный сигнал, устанавливабющийся после активизации блока 3 поокончании сигнала запуска ввода няпервом управляющем входе 12 блока 3.На выходе элемента И-НЕ 41, соединенном с выходом 29 устройства, устанавливается нулевое значение сигнала, являющееся для процессора признаком окончания ввода страницы, покоторому процессор заново активизирую 15ет блок 3 для ввода в ОЗУ следующейстраницы информации. Таким образом,установление связи с каналом вводяосуществляется в асинхронном режиме,а передача (ввод) информации в ОЗУосуществляется синхронно,в темпе"одно слово информации за 2 циклаработы устройства",Работа с каналом вывода информации из ОЗУ осуществляется следующим 25образом.В ответ на нулевой сигнал на выхо де 30 устройства, разрешающий каналувывод информации из ОЗУ и сформированный во время активизации блока 4, изканала на управляющий вход 23 устройства и далее на управляющий вход регистра 65 сдвига блока регистров вы,: ходной информации (Фиг.5) поступаетсигнал (нулевое значение) готовностиканала вывода к приему из ОЗУ информации, который переводит регистр 65сдвига из режима приема информациив режим сдвига влево. Информационныевходы регистра сдвига не задействова. - оны, что эквивалентно действию на этихвходах единичного сигнала, а навтором управляющем входе регистра 65сдвига действует единичныи сигнал,поступающий с второго управляющеговхода 14 блока 4,По синхросигнялу с выхода 6,4 (положительному фронту) осуществляетсясдвиг кода, хранящегося в регистре 65сдвига, влево ня один разряд (кодьО- двухразрядный), а в младший, правый разряд записывается нулевой сигнал,поступающий с выхода младшего, левого разряда регистра 65 сдвига через элемент НЕ 73 на вход регистра 65 сдви"га. По окончании синхросигнала свхода 6.4 на выходе младшего разрядарегистра 65 сдвига появляется нулевойсигнал, который инвертируется элемен 761 10том НЕ 73, поступает далее через элемент И 72 на вход 18 блока коммутации режимов и далее на вход дешифратора 62, в соответствии с выходами 62,1 и 62.2 которого из регистров 52 и 54 информация переписывается соответственно в регистры 50 и 53. Далее в блоке формирования адреса (Фиг.З) в группы 44 - 46 адресного регистра записывается адрес первого считываемого из ОЗУ слова информации, а считанная из ОЗУ информация с информационного входа 20 устройства посту" пает на информационный вход регистра 63 выходной информации.По окончании следующего синкросиг" нала с входа 6.4,действующего на входе регистра 65 сдвига, информация в регистре сдвига сдвигается на один разряд влево, при этом йа выходе второго разряда регистра сдвигапоявляется нулевой сигнал, а в младший разряд записывается единичный сигнал, но которому сигнал на выходе 18 признака вывода принимает нулевое значение, а в соответствии с нулевым сигналом второго выхода регистра сдви" га на синхровходе регистра 63 вырабатывается через элементы НЕ 74 и И"- НЕ 76 сигнал, по которому первое сло во информации, считанное из ОЗУ, записывается в регистр 63 и далее поступает на информационный выход 24 устройства. При этом нулевой сигнал, поступающий на выход 30 устройства с выхода второго разряда регистра 65 сдвига, является сигналом сопровожде ния считанной из ОЗУ информации. Каквидно из диаграммы (фиг,9) чтение из ОЗУ и выдача слова информации вканал осуществляется за 2 цикла работы устройства. В следующем цикле опять вырабатывается единичный сигнал на выходе 18 признака ввода, по кото рому из ОЗУ считывается следующее слово информации и т.д пока не считано последнее слово страницы.При считывании последнего слова страницы из ОЗУ на выходе 7 Формата группы 46 регистра адреса (Фиг,З)появляется код 1111 (все единицы), являющийся признаком окончания страницы, поступающии на вход элемента И, 57.(фиг.4). С выхода элемента И 57 единичный сигнал с выхода 15 конца, вывода поступает на третий управляю .щий вход блока 4 (Фиг.5) и далее на вход элемента И 69, с выхода которо 1411го поступает на управляющий вход триггера 67, в который вместо "нуля" записанного во время активизации, записьвается единица", которая с пря 5 мого выхода триггера 67 через элементы И 70 и ИЛИ 75 записывается по синхро-сигналу с входа 6.3 в триггер 68 (вместо нуля ), При этом на инверс-. ном выходе триггера 68, соединенном с 1 О первым управляющим выходом 29 устройства, появляется нулевой сигнал (вместо единичного), сообщающий процессору об окончании вьвода страницы и возможности активизации блока 4 для 16 вывода следующей страницы; на прямом выходе триггера 68, соединенном с выходом 30 устройства, появляется единичный сигнал (вместо нулевого), сообщающий каналу об окончании вывода страницы информации из ОЗУ.Приостанов вывода информации в канал из ОЗУ осуществляется следующим образом.В устройстве реализована следующая 25 приоритетность каналов; канал ввода - ,канал вывода - процессор, т.е. высший приоритет имеет канал ввода, низший - процессор. Если во время работы канала ввода начинает работать канал вьвода либо наоборот во время работы канала вьвода начинает работать канал ввода, а блоки 3 и 4 одновременно в одном цикле вырабатывают соответственно сигнал на выходе 17 признака ввода и сигнал на выходе 18 признака вывода, то работа канала вывода как менее приоритетного приостанавливается на один цикл, а в ОЗУ записывается слово информации, поступившее из канала ввода.При этом в соответствии с сигналом на выходе 17 признака ввода и сигналом на выходе 18 признака вывода, пое ступившими на входы дешифратора 62 45 блока коммутации режимов (Фиг.4) вырабатьвается на выходе 62.4 дешифратора 62 нулевой сигнал на выходе 14 приостанова вывода, поступающий далее на управляющий вход регистра 65 50 сдвига блока 4 (фиг,5). Регистр 65 сдвига переходит в режим хранения, т.е. сдвиг информации в данном цикле не происходит, следовательно, единичный сигнал на выходе 18 блока 4 в конце данного цикла остается до окончания следующего цикла, в начале которого снимается единичный сигнал с выхода 17 признака ввода. 761 12По синхросигналу на входе 6.3 сигнал с выхода 14 приостанова вывода снимается (нулевое значение сигнала изменяется на единичное, выход 62.4 дешифратора, фиг.6), регистр 65 сдвиг" га блока 4 (фиг.5) переходит в режим сдвига, из ОЗУ считывается слово информации, которое в следующем цикле передается на информационный выход 24 устройства и в начале этого цикла единичное значение сигнала на выходе 1 Е признака вывода изменяется на нулевое.Режим приостанова вывода слова информации из ОЗУ в канал вывода проиллюстрирован на временной диаграмме (фиг.10), Далее работа канала вывода до окончания страницы происходит без приостановов, так как период работы каждого канала (ввода и вывода) по записи-чтению одного слова в/из ОЗУ равен двум циклам работы устройства - цикл на обращение к ОЗУ и цикл на передачу, а обращение от каналов вво; да и вывода к ОЗУ по записи и чтению слова информации происходит в сосед" них циклах. Отсюда следует (см. также временные диаграммы на фиг.9 и 10), что предлагаемое устройство обеспечиваетпри совместной работе каналов ввода и вьвода максимальную скорость передачи информации - одно слово за цикл работы устройстваРабота с процессором по вводу/вы воду информации в/из ОЗУ осуществляется следующим образом.Так как в устройстве обеспечивается постраничная работа с ОЗУ, то работа начинается так же, как и при активизации работы с каналом ввода или вывода, с загрузки адреса стра ницы в регистровую память блока формирования адреса, При записи в ОЗУ,сло-. во информации поступает на первый информационный вход 19 устройства и далее на первый информационный вход регистра 5 входной информации, а на вход 22 устройства и далее через группу 61 вентилей на ее выходы 61.2, 61.4 и 61,5 (блок коммутации режимов фиг.4) поступают соответственно управляющий код канала, адрес регистровой памяти и признак процессора. Далее управляющий код канала и адрес регистровой памяти записываются непота. средственно с выходов 61.2 и 61,4 со. ответственно в регистр 50 управляюще го кода и регистр 53 адреса регистро13 14117вой памяти в соответствии с сигналомна выходе 62,2 дешифратора 62,В соответствии с сигналами на выходах,регистров 50 и 53 аналогично,5как и при записи слова из канала ввода, осуществляется по синхросигналус входа 6.3 прием слова из процессора"в регистр 5 входной информации (действует нулевой сигнал на его управляющем входе), запись адреса из регистровой памяти (группы 47 - 49) в регистр адреса (группы 44 - 46) блокаформирования адреса (фиг.3), выработка сигнала записи на элементе И 56блока коммутации режимов (фиг.4) изапись слова информации из регистра5 в ОЗУ с одновременной выработкойадреса следующего слова (если этонеобходимо,. 20При чтении слова информации изОЗУ работа осуществляется так же, каки при записи, только на элементе И 56блока коммутации режимов формируетсясигнал чтения, а считанное из ОЗУ слово информации поступает на информационный вход регистра 64 блока регис:тров выходной информации (Фиг.5),в который записывается по сигналу,сформированному на выходе элементаИ-НЕ 77, на один из входов которогопоступает синхросигнал с входа 6.1,а на другой - сигнал с входа 16 признака процессора; с выхода регистра 64информация выдается на второй инфор 35мационный выход 25, устройства поединичному сигналу, сформированномуна выходе триггера 66, на информационный вход которого поступает сигнал с входа 16 признака процессора,а на вход синхронизации - синхросигнал с входа 6.2, При нулевом значении сигнала на выходе триггера 66 исоединенном с ним управляющем входерегистра 64 на его выходах устанавливаются единичные сигналы, что обеспечивает подключение к информационномувходу 25 устройства аналогичных источников информации (монтажное ИЛИ). ВОПри записи-чтении в/из ОЗУ последнего слова страницы на выходе группы 46 регистра адреса (блок формирования адреса) формируется код 1111 (все единицы), поступающий через элементы И 57 и И-НЕ 60 на первый управляющий выход 27 устройства (единичный сигнал), сообщающий процессору аб окончании страницы. 61 4Если обращение к ОЗУ от процессора по записи или чтению слова информации происходит в том же цикле, что и от канала ввода или вывода, то обращение процессора к ОЗУ приостанавливается на один цикл и на выходе 625 дешифратора 62, соединенном с выходом 29 устройства, появляется ну." левой сигнал приостанова процессора. По окончании обращения от каналов в следующем цикле происходит запись- чтение слова в/иэ ОЗУ от процессора.Пример использования устройства в системе приведен на фиг.7. Коммутация управляющих и инФормационных входов и выходов устройс гв 1 и 11 приведены в табл,2, а временная диаграмма, иллюстрирующая передачу информации из ОЗУ 1 в ОЗУ 11, приведена на Фиг,1. ф о р м у л а изобретения 1. Устройство управления памятью, содержащее блок формирования адреса, регистр входнои инФормации и генератор синхроимпульсов, причем информационнык вход блока формирования адреса и первый информационный вход регистра входной информации соединены с первым информационным входом устройства, адресный выход блока Формирования адреса является адресным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок коммутации режимов, блок управления записью, блок управления чтением, причем выход инкремента адреса, выход декремента адреса и выход загрузки адреса блока коммутации режимов соединены соответственно с первым, вторым и третьим управляющими входами блока формирования адреса, адресный выход блока коммутации режимов подключен к соответствующему входу блока формирования адреса, первый и второй управляющие входы блока коммутации режимов соединены соответственно с выходом формата блока формирования адреса и с выходом признака вывода блока управления чтением, третий управляющий вход блока коммутации режимов подключен к выходу признака ввода блока управления записью и к управляющему входу регистра входной информации, четвертый управляющий вход и первый управляющий выход блока коммутации режимов явля15 14117 ются соответственно входом команды ивыходом записи устройства, второйуправляющий выход блока коммутациирежимов и первые управляющие выходы5блока управления записью и блока управления чтением являются выходомпризнака режима обмена устройства,выход запуска ввода блока коммутации режимов подключен к первому управ ляющему входу блока управления записью, а выход запуска вывода, выходприостанова, выход конца вывода ивыход признака процессора блока коммутации режимов .соединены соответст-. 15венно с первым, вторым, третьим ичетвертым управляющими входами блокауправления чтением, пятый управляющий вход которого и второй управляющий вход блока управления записьюявляются входом синхронизации обменаустройства, информационный вход ипервый и второй информационные выходы блока управления чтением являютсясоответственно вторым информационным 25входом и первым и вторым информационными выходами устройства, а вторыеуправляющие выходы блока управлениячтением и блока управления записьюявляются выходом разрешения обменаустройства, второй информационныйвход и выход регистра входной информации являются третьими информационными входом и выходом устройствасоответственно, первый выход генератора синхроимпульсов соединен с первыми синхровходами блока коммутациирежимов и блока управления чтением,второй выход генератора синхроимпулье., сов подключен к вторым синхровходам 4 Облока коммутации режимов, блока управления чтением и к первому синхровходу блока управления записью, третий выход генератора синхроимпульсовсоединен с первым синхровходом блока 45формирования адреса, с третьими синх-ровходами блока коммутации режимов иблока управления чтением, с вторымсинхровходом блока управления записьюи с синхровходом регистра входнойинформации, четвертый выход генератора синхроимпульсов подключен к второму синхровходу блока формированияадреса, к четвертому синхровходублока управления чтением и к третьему 5синхровходу блока управлениязаписью,а пятый выход генератора синхроимпульсов соединен с четвертым синхровходом блока коммутации режимов,б 1 162. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления записью содержит с первого по пятый триггеры, первый и второй элементы НЕ, с первого по третий элементы И и элемент И-НЕ, причем первый управляющий вход первого триггера является первым управляющим входом блока, а выход первого триггера подключен к первому входу элемента И-НЕ, выход которого соединен с первым входом первого элемента И и является первым управляющим выходом блока, а второй вход элемента И-НЕ является вторым управляющим выходом блока и подключен к инверсному выходу второго триггера, прямой выход которого соединен с первым входом второго элемента И, аинформационный вход второго триггера подключен к выходу первого элемента И, второй вход которого соединен с выходом первого элемента НЕ, вход которого является вторым управляющим входом блока и подключен к входу второго элемента НЕ, выход которого соединен с вторым входом второго элемента И, выход которого подключен к информационному входу третьего триггера, выход которого соединен с информационным входом четвертого триггера и с первым входом третьего элемента И, второй вход которого подключен к инверсному выходу четвертого триггера, а выход соединен с вторым управляющим входом первого триггера и с информационным вхсдом пятого триггера, выход которого является выходом признака ввода блока а синхровход подключен к синхровходу первого триггера и является третьим синхровходом блока, синхровход второго триггера является первым синхровходом блока, а синхровходы третьего и Четвертого триггеров - вторым синхровходом блока.3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления чтением содержит два регистра выходной информации, регистр сдвига, три. триггера, четыре элемента И, два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, причем выходы первого ивто- рого регистров выходной информации подключены соответствнно к первому и второму информационным выходам блока, информационный вход блока подключен к информационным входам первого и второго регистров выходной информа