Интегрирующее устройство

)5 0 06 Е 7/64О, 2 ПИСАНИЕ ИЗОБРЕТЕНА ОРСК У СВ Д И ЕтЕЛЬСТВУ ОМ ВТ институт ьных сис- ническом Сулин, ОС.М,Г ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР(71) Научно-исследовательскиймногопроцессорных вычислителтем при Таганрогском радиотехинституте им. В, Д. Калмыкова(56) Авторское свидетельство СССМ 651371, кл. 6 06 Г 7/64, 1978.Авторское свидетельство СССМ 510727, кл. 6 06 Р 7/64, 1976.(54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных машинах. Целью изобретения является повышение точности вычислений. Поставленная цель достигается тем, что интегрирующее устройство содержит информационные входы 11, 12, накопитель переменной интегрирования 2, элементы И 31, 32 выделения знакоразрядных кодов, схему управления 4, вычислитель 5 точного значения переменной, элементы И-ИЛИ 61, 62, информационные входы 71, 72 выдачи переменных.8 ил. 31 гх 231727122 гЙ чако Производственно-издательский комбинат "Патент город, ул.Гагарина, 101 Редактор Е.КопчаЗаказ 1279ВНИИПИ Госу Составитель А.КаляевТехред ММоргентал Корректор Тираж Подписноевенного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/510 20 30 35 40 45 50 Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных машинах,Известен цифровой интегратор с плавающей запятой, работающий в последовательном коде с плавающей запятой по трапеции, содержащий сдвигающий регистр порядка подинтегральной функции,блок выравнивания начальных порядков,блок управления выравниванием начальных порядков; сдвигающий регистр мантиссы подынтегральной функции, блок анализа порядка подинтегральной функции, блок образования приращения порядка подынтегральной функции, Это устройство позволяет исключить трудоемкий процесс начального масштабирования задач.Однако это устройство не может обеспечить высокой точности решения.Известен также цифровой интегратор с плавающей запятой, который содержит.сумматор подынтегральной функции, устройство умножения, сумматор остатка, блок выделения приращений, сдвигающий регистр подынтегральной функции, счетчик, блок нормализации мантиссы, схему выделения сигнала изменения веса выходного приращения, масштабный блок. Устройство обеспечивает автоматическое масштабирование переменных.Однако известное устройство имеет низкую точность решения.Наиболее близким к предлагаемому является цифровой интегратор с плавающей запятой, содержащий сдвиговый регистр мантиссы подынтегральной функции, сдвигающий регистр порядка подынтегральной функции, сумматор порядка подынтегральной функции, сумматор порядка, подынтегральной функции, сумматор мантисс приращений подынтегральной функции, множительный блок, блок задержки, сумматоры мантисс подынтегральной функции,управляемые регистры, логические элементы, реверсивные счетчики, блоки анализа состояний счетчиков, блоки анализа мантиссы подынтегральной функции, блок образования приращения порядка подынтегральной функции, блок управления сдвигами мантиссы подынтегральной функции на один разряд влево-вправо (схема .ормалиэации).Устройство обеспечивает автоматическое согласование весовых разрядов мантисс подыинтегральной функции с ее приращениями в процессе интегрирования.Однако данное устройство интегрирования не может обеспечить высокой точности решения, так как интегрирование выполняется по формуле прямоугольника. Целью изобретения является повышение точности вычисления более чем на порядок.Поставленная цель достигается тем, что в устройство, содержащее блок управления, четыре элемента и два элемента ИЛИ, причем выходы элементов ИЛИ соединены с выходами устройства, введены блок суммирования накопленного значения переменной и блок суммирования точного значения переменной, причем входы дифференциалов устройства соединены с информационными входами первой группы блока суммирования точного значения переменной и информационными входами блока суммирования накопленного значения переменной, первый и второй выходы которого соединены с первыми входами первого и второго элементов И соответственно, выходы которых соединены с информационными входами второй группы блока суммирования точного значения переменной, первый и второй выходы которого соединены с первыми входами второго и третьего элементов И соответственно, выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых подключены к выходам первого и второго элементов И соответственно, вход начальной установки устройства соединен с входами начальной установки блока управления, блока суммирования накопленного значения переменной и блока суммирования точного значения переменной, первый и второй выходы блока управления соединены с вторыми входами первого, второго элементов И и вторыми входами третьего и четвертого элементов И соответственно, третий и четвертый выходы блока управления соединены с первыми управляющими входами блоков суммирования накопленного и точного значений переменной соответственно, чторые управояющие входы этих блоков подключены к пятому выходу блока управления, шестой выход которого соединен с третьим управляющим входом блока суммирования точного значения переменной, выходы первой и второй групп блока управления подключены к управляющим входам первой и второй группы соответственно блоков суммирования накопленного и точного значения переменной, седьмой и восьмой выходы блока управления соединены с четвертым и пятым управляющим входами соответственно блока суммирования точного значения переменной, девятый и десятый выходы блока управления подключены к третьему и четвертому входам управления блока суммирования накопленного значения переменных, десятый выход блокауправления соединен с шестым управляющим входом блока суммирования точногозначения переменной.Алгоритм работы интегрирующего уст-ройства имеет следующий вид: 5С"=В + аа;С =В + фа;)=1,4; а 1= а 4= 1/2; аг= аг 1;ф 1= Д=Ъа; фз=З;ф 4-0,1где С - накопленная переменная в знакоразрядной избыточной двоичной системесчисления;С - точное значение переменной интег 2рирования в знакоразрядной избыточнойдвоичной системе счисления; 15В - накопленная переменная в обычнойдвоичной системе счисления;В - вычисленная переменная в точке вТобычной двоичной системе счисления;а - значение дифференциалов, 20а, р - коэффициенты.На фиг. 1 показана блок-схема интегрирующего .устройства для реализации алгоритма; на фиг. 2 - накопитель переменной;на фиг. 3 - суммирующее устройство с плавающей запятой; на фиг. 4 - коммутатор; нафиг, 5 - схема выделения порядка результата; на фиг, 6- преобразователь кода; на фиг.7 - блок коррекции порядков; на фиг. 8 -вычислитель точного значения переменной 30(В).Блок-схема интегрирующего устройства (фиг. 1) содержит информационные входы11, 12, поступления дифференциалов в видезнакоразрядных кодов, накопитель 2 переменной интегрирования, элементы И 31, 32,выделения знакоразрядных кодов, схему 4управления, вычислитель 5 точного значения переменной (В), элементы И-ИЛИ 61, 62выделения положительного, отрицательного знаковых разрядов результата соответственно, информационные входы 71, 72выдачи переменных в виде знакоразрядныхкодов (О,+1,-1),Схема 4 управления включает генератор 8 тактовых импульсов, счетчик 9 длительности элементарной операцииинтегрирования, т.е, длительности одногоэтапа интегрирования, элемент И 10, выделения сигнала записи порядка результата., 50.счетчик 11 подсчета четырех этапов интег.рирования, элементы И 121-124 выделениясигналов управления первым-четвертымэтапами интегрирования соответственно;элементы ИЛИ 13-16, элементы И 171-17 з, 55триггер 18 управления, вход 191 поступления сигнала установки в нуль, вход 192 поступления начального масштабнргоимпульса, вход 20 выдачи сигналов управле-. ния)1 первым и четвертым этапами интегрирования, выход 21 выдачи сигнала управления третьим этапом интегрирования з, )4, выход 22 выдачи сигнала нормализации И, выход 23 выдачи сигнала управления первым и вторым этапами интегрирования )1, 12 элементы И 24, 261,262,27, 33, выход 25 з выдачи потенциала выделения порядк.л (Пвп), выход 25 выдачи потенциала выделения мавнтисс, выход выдачи тактовых импульсов для управления выделения мантисс, выход 28 выдачи импульса в предпоследнем такте действий над порядками, выход 29 выдачи импульса в последнем такте действий над порядками, выход 30 выдачи импульса в последнем и предпоследнем тактах действий над порядками, выход 311, выдачи управляющего сигнала записи порядка в первом такте (Изо), выход 312, выдачи управляющего сигнала записи порядка в третьем такте (Из 2) выход 31 з выдачи сигнала записи в конце действий над порядками, выход 32 выдачи сигнала записи в конце действий над мантиссами, При этом информационные входы 11, 12 интегрирующего устройства (фиг. 1) соединены с входами накопителя 2 переменной, выходы которого соединены с одними входами элементов И 31, 32, вторые входы которых соединены с одним выходом блока 4 управления. Выходы элементов И 31, 32 соединены с одними входами вычислителя 5 точного значения переменной и элементов И-ИЛИ 61, 62, вторые входы этих элемечтов соединены с выходами вычислителя 5, третьи - с вторым выходом блока 4 управления.Накопитель 2 переменной интегрирования (фиг, 2) включает блок 34 коррекции порядков, суммирующее устройство 35 с плавающей запятой, блок 36 приема переменной, состоящий из счетчика 37 порядков, схемы 38 нормализации, схемы 39 сдвига информации, которая, в свою очередь, состоит из схем И-ИЛИ, многоразрядного комбинационного сумматора 40, регистра 41 маркера, регистра 421 мантиссы переменной интегрирования, регистра 422 промежуточной суммы. При этом входы блока 34 коррекции соединены с информационными входами 11, 12. Выходы блока 34 коррекции соединены с одними входами суммирующего устройства 35, другие входы которого соединены с выходами блока 36 приема переменной. Выходы блока 36 приема соединены с выходами суммирующего устройства 35,.Один вход счетчика 37 соединен с выходом схемы 38 нормализации 38. Группа входов счетчика 37 соединена с выходом схемы 39 сдвига, входы которой соединены с выходами сумматора 40, Тривыхода, два знаковых и значащих разряды, сумматора 40 соединены с входами схемы 38 нормализации, выход которой соединен с одними входами схемы 39 сдвига и регистра 41, выходы которого соединены с одной группой входов сумматора 40, другая группа входов которого соединена со смещением влево на один разряд с выходами регистра 422, входы которого и регистры 421, соединены с выходами схемы 39.Суммирующее устройство 35 (фиг. 3) состоит из схемы 43 выделения. порядка результата 43, преобразователя 44 кода, схемы 45 нормализации, многоразрядного комбинационного сумматора 46, элемента И-ИЛИ 47, элемента ИЛИ 49, элементов И 48 и 57, дешифратора 50, элементов 511-514 задержки на такт и триггеров 521, 522 управления, элементов И-ИЛИ 531, 532 коммутатора 54 информации, регистра 55 промежуточной суммы, счетчика 56 порядков.При этом входы схемы 43 выделения порядка соединены с выходами преобразователя 44. Входы схемы 45 нормализации соединены с выходами, с двумя знаковыми и старшим значащим разрядами сумматора 46, Входы преобразователя 44 соединены с выходами, тремя знаковыми и старшим значащим разрядами сумматора 46. Выход элемента ИЛИ 47 соединен с входом элемента И 48, выход которого соединен с одним входом. сумматора 46, второй вход которого соединен с.выходом элемента И-ИЛИ 49, входы которого соединены с соответствующими выходами элемента И 47, счетчика 56 и дешифратора 50, группа выходов дешифратора 50 соединена с одной группой входов сумматора 46. Входы элементов 511, 522 задержки, соединены с выходами преобразователя 44, Выходы элементов 511, 522, соединены с входами элементов 51 з, 514 задержки соответственно. Единичные входы триггеров 521, 522 управления, соединены с выходами схемы 45 нормализации. Выходы схемы 43 и 45, преобразователя 44. элементов 511-514 триггеров 521, 522 соедийены соответствующим образом с входами элементов И-ИЛИ 531, 532 Выход преобразователя 44 соединен через коммутатор 54 с входом, старшим знаковым разрядом регистра 55. Остальные входы регистра 55 соединены через коммутатор 54 с выходами сумматора 46. Выходы регистра 55 соединены со смещением влево на один разряд с другой группой входов сумматора 46, Вхо. ды счетчика 56 соединены с выходами, старшими К-разрядами регистра 55. Выходы счетчика 56 соединены с входами дешифратора 50.50 55 5 10 1520253035 Коммутатор 54 информации (фиг. 4) включает элементы И-ИЛИ 58, элементы 59 и 61, элемент 60 задержки на такт.Схема выделения порядка результата (фиг, 5) содержит элементы И 62, 711, 712, 721, 731,2 выделения знакоразрядн ых кодов, сумматоров 63, элемент ИЛИ 64, элемент И - ИЛИ 65, триггеры 661, 662 управления, элементы 67 и 70 задержки, сумматор 68 по модулю два, элементы И-ИЛИ 691, 692.Преобразователь кода (фиг. 6) включает элементы И-ИЛИ 741, 742, элемент ИЛИ 75, сумматор 76 по модулю два,Блок 34 коррекции порядков (фиг, 7) состоит из элементов И-ИЛИ 78, 861, 862, элемента И 77, знакоразрядного сумматора, состоящего из четырехразрядного сумматора 81; элементов 82 задержки на такт, элементов И-ИЛИ 831, 832, сумматора 84 по модулю два, элемента ИЛИ 85. При этоминформационные входы 11, 12 соединены с одними входами элементовИ 77 и И-ИЛИ 78, Выходы элемента И-ИЛИ 78 соединены с одними входами элементов 79, ИЛИ 80, Выходы элементов 77, 79 и 80 соединены содними входами сумматора 81, вторые входы которого соединены с входами элементов 82 задержки, Входы элементов И - ИЛИ 831,832 соединены соответствующим образом с выходами сумматора 81. Один выход сумматора 81 соединен с одним входом элемента 84, другой вход которого соединен через элемент 85 с выходами элементов 831, 832. Выход элемента 84 соединен с входомодного элемента 82. Входы других элементов 82 соединены с входами сумматора 81Вычислитель 5 точного значения переменной (фиг, 8) включает блок коррекции порядков состоящий из элементов 87 и 8840задержки на такт элементов И-ИЛИ 89 и 90знакоразрядного сумматора 91, суммирующее устройство 92 с плавающей запятой, блок 93 приема переменной. При этом информационные входы 11, 12 соединены свходами элементов 87 и 88 задержки, элементов И-ИЛИ 89 и 90 и знакоразрядного сумматора 91 блока коррекции, выходы элементов 87 и 88 соединены с другими входами элементов 89 и 90 соответственно. Выходы сумматора 91, блока коррекции соединены с одними входами суммирующегоустройства 92, другие входы которого соединены с выходами блока 93 приема переменной.Устройство работает следующим образом,В накопителе 2 (фиг. 1) формируется переменная С 1 в знакоразрядном коде в четы 1ре этапа на одном шаге интегрирования. При этом в первом и четвертом этапах выСкорректированный порядок пода на вход суммирующего устройства 35 ( 2). Блок-схема суммирующего устройств приведена на (фиг. 3). В суммирующем ройстве в первом такте действий над по ками, открываются схемы И элементо коммутатора (фиг, 4) по сигналу Изп 1, по пающему на вход 311. Через открытые мы И поступает порядок Пв параллель ся фиг. а 35 уст- рядв 53 сту" схе- ным полняется дополнительная операция умножения а на 1/2. Преобразование знакоразрядного кода переменной в обычный двоичный код производится в бблоке приема в БПБ накопителя 2.При организации интегрирования с плавающей запятой порядок корректируется в блоке 34 (фиг. 2) на первом, четвертом этапахх Па;=Па - 1, так как 1/2 а=ва:2и, кроме того, Па порядок Па корректируется на всех этапах интегрирования при выполнении операции нормализации мантиссы результата. При нормализации открываются схемы 77 и 78 (фиг, 7) сигналом Ин по входу 22 и, если, например, приняли по входу 11 приращения порядка ЬПа=+ 1, то это приращение Юа поступает на один вход П сумматора 81 непосредственно, а на второй - через открытую схему 77, что эквивалентно увеличению значения приращения ЬПа в 2 раза. Это обусловлено согласованием весов приращения Л Па с младшим разрядом порядка Па. При выполнении операции коррекции порядка Па в первом и четвертом этапах открывается схема И элемента 78 по сигналу, поступавшему на вход 20. В конце действий над порядками поступает (с входа 29) импульс коррекции И 1 через схему И элемента 78, элемента ИЛИ 80 и одни входы сумматора 81, на другие входы которого подается с входов 11, 12 значение порядка Па, При этом в знакоразрядном сумматоре, состоящем из элементов 79, 80, 82, 831, 832, 84 и сумматора 81, выполняется операция: Па.=Па,Процесс коррекции порядка Па в знакоразрядном сумматоре поясним на примере.П р и м е р 1, Па=101011. кодом в Кстаршие разряды регистра 55(фиг.3). Порядок Пв поступает из счетчика 37блока приема переменной В (фиг. 21), С выхода регистра 55 выдается порядок Пв па 5 раллельным кодом на входы К старшихразрядов сумматора 46. С выхода сумматора 46 четыре старших разряда подаются навходы преобразователя 44 кода (фиг. 3), Впреобразователе кода (фиг, 6) анализируют 10 ся три знаковых 3 н 3, 3 н 2, 3 н 1 и старшийзначащий разряды. На основании анализаформируются в преобразователе 44 знакоразрядный код (О. 1. При этом+1 выдаетсяэлементом 74 тогда, когда результат больше15 или равен 3, а - 1 выдается элементом 74, .если результат равен или меньше -3. В остальных случаях выдаются преобразователем 44 нули, При выдаче+1 вырабатываетсяэлементом 76 коррекция знака с положи 20 тельного на отрицательный, При выдаче -1вырабатывается элементом 76 коррекциязнака с отрицательного на положительный.. В третьем также открываются схемы И элементов 58 (фиг. 4) сигналом Иэп 2, поступаю.25 . щим на вход 31. Это обусловлено задержкойблока 34 коррекции (фиг. 2) информации надва такта. Через открытие схемы И коммутатора 54 записывается параллельным кодом порядок Пв в К младших разрядов30 регистра 55 (фиг. 3), Начиная с третьего и впоследующих тактах выполняется в сумматоре.46 операция вычитания порядка Па изПа по потенциалу Пвп, поступающему навход 25.35 Операции над порядками поясним напримере.П р и м е р 2. ПВ=0011010;Па=101011;1 Т: Пв 000.011010;40 2 Т: 2 Пв 000.110100;ЗТ: 4 Пв 001.101000 00.011010 Пв;111,111111 11 1 -Па 11;Пв 1= 1 001.100111 11.111010 дП = ПВ - Па 1 сО4 Т.Пв 2=0 111.001111 11,110100 дП =2 дП;45 110.011111 11.101000 д 2 ППорядок Пв, продвигаясь в регистре 55 в сторону старших разрядов, преобразуется в преобразователе 44 в знакоразрядный код, а в освободившиеся разряды регистра 55 записывается разность порядков дП. Та ким образом, в конце операции над порядками разность дП записывается в К старших разрядов регистров 55, а порядок Пв преобразуется в знакоразрядный код. Вычисленная разность порядков перезапи сывается из К старших разрядов регистра 55 в счетчик 56 по сигналу, поступающему на вход 31 з. Формирование порядка суммы , осуществляется следующим образом. Знакоразрядный код порядка Пв поступает на 15 одни входы схемы 43 выделения порядка результата, на вторые входы - знакоразрядный код порядка Па, В схеме 43 (фиг, 5) вычисляется, начиная со старших разрядов, разность порядков дП. При этом в схеме 43 20 анализируются знаковые 3 н 3, 3 н 2, 3 н 1 и старший значащий разряды разности дП. Если разность порядков дП О, то открываются элементы 711, 712 потенциалом нулевого выхода триггера 662 управления. Через 25 открытые элементы 711, 722 выдается старшими разрядами вперед значение порядка ПВь Если знак разности порядков изменился на противоположный, то триггер 66 управления переключается в единичное 30 состояние сигналом, поступающим с выхода элемента 692, При этом потенциалом единичного триггера 662 управления открываются элементы 721, 722. через открытые элементы выдается старшими раэ рядами вперед 1-е значение порядка Пав При этом, порядок Па будет выдаваться в тех случаях, когда, во-первых, разрядность порядков дП станет равна нулю, так как при этом элементы 691, 692 блокируются 40 сигналом П 1=0, во-вторых, при условиидП 4 Ж, так как при этом элемениты 62 и 65 вырабатывают сигнал переключения триггера 66 управления в единичное состояние, Тем самым элементы 691, 692 блокируются потен циалом нулевого выхода триггера 661, Перед выполнением действий над мантиссами, если разность порядков записана в счетчик 56 положительная, т.е. дП О, включается дешифратор 50. Кроме того, по 50 первому такту действий над мантиссами в коммутаторе 54 элементами 59-61 (фиг, 4) вырабатывается импульс записи параллельным кодом мантисс МВ в регистр 55 по потенциалу, поступающему на вход 25. В 55 дешифраторе 50 (фиг. 3) возбуждается в этом случае выходная шина, соответствующая значению входной кодовой комбинации (разность порядков дП) Это эквивалентно подключению к входу сумматора 46 весового единичного старшего разряда мантиссы ва 1, вес которого. равен 2При этом в сумматоре 46 выполняется операция МВ+ва 12 и Во всех последующих тактах мантисса МВ передается на входысумматора 46 с выхода регистра 55 параллельным кодом сдвинутой влево на одинразряд. Мантисса знакоразрядного кодава 1 поступает последовательно, начиная состарших разрядов, и в зависимости от знаковых разрядов в сумматоре 46 выполняет-.ся операция суммирования либо вычитания,причем, если поступает нуль, то результатсохраняется прежним, т.е. суммированиеили вычитание не происходит.Производя коррекцию с помощю преобразователя 44 старшего знакового разрядаЗН 2 результата в регистре 55, получим значение промежточной суммыЯп =2(Яп - 4 в Си)+ва 2- Если разность порядков в счетчике 56отрицательнаяйР 4 ото блокируется дешифратор 50, открывается элемент И-ИЛИ 49 ичерез открытый элемент выдается поразрядно код мантиссы ва на вход сумматора46 и, кроме того, разрешается прохождениечерез элемент 57 тактирующих импульсовна счетный вход счетчика 56, При этом покаждому импульсу уменьшается значениеразности порядков на единицу. При достижении в счетчике 56 нулевого кода поступает сигнал запрета на вход элемента 57 сединичного выхода знакового разряда счетчика 56 и в последнем зафиксируется нулевой код, При этом включается дешифратор50 и в коммутаторе 54 (фиг. 4) вырабатывается элементами 59 - 61 импульс записи мантиссы МВ, по которому открываются схемыИ элементов 58, Через открытие схемы записывается параллельным кодом мантиссыМ в регистр 55, Такое действие равносильноуменьшению веса разрядов мантиссы МВ в2 п разаПри атом в сумм 0 аторе 46 выполянетсяоперация. ва+ МВ 2 . Учитывая, что старшие разряды результата преобразуются впреобразователе 44 в знакоразрядный коди вырабатывается коррекция знака ЗН 2,получим промежуточную суммр Яп в видеЯв =2(Яе -4 вСь 2)+МВ 2 Окончательную сумму получаем иэ выхода преобразователя 44, как1, если Япщ)3;вС, если (ЯпК;О, в остальных случаях,где (Яв 3 - выделение три знаковых ЗНЗ,ЗН 2, ЗН 1 и старший значащий разряды,Нормализация вычисленной мантиссыв С 1-2 выполняется схемой 45 в первом такте по сигналу, поступающему на вход 22. Всхеме анализируется два знаковых Зн 2, Зн 1 и старший значащий разряды.При этом, если Яп Ы, то схемой 45 выдается положительное приращение передачи ЬПс- +1, которое выдается элементом 53, на вход суммирующего устройства. По приращению Жс= + 1 устанавливается триггер 52 в единичное состояние и потенциалом единичного выхода открываются сс ответствующие схемы И элементов 531, 532, При этом дополнительно включаются элементы 512, 514 зад 1 ержки, что равносильно делению числа вс на 2. Если промежуточная сумма Яп- то схемой 45 выдается12приращение ЬПс= -1. Поэтому приращение переключает триггер 52 в единичное состояние и потенциалом единичного выхода открываются соответствующие элементы и элементы 531, 532, При этом включаются элементы 511, 512 задержки, что равносильно умножению глс на 2. Результат в виде знакоразрядного кода С =ас 2 поступает1 1 псиз суммирующего устройства 35 на вход блока 36 приема переменной (фиг, 2) и, кроме того, поступает на вход блока 5 переменной интегрирования через элементы И 31, 32 (фиг. 1). В блоке 36 приема переменной (фиг. 2) по результату знакоразрядного кода С вычисляется новое значение переменной В в обычной двоичной системе счисления, При этом по знаку старшего разряда Пв 1 выполняется в сумматоре 40 операция суммирования вычисления старшего единичного разряда - масштабного импульса, поступающего из регистра 41, с нулевым ,кодом, поступающим из регистра 42. В исходном состоянии в старшем разряде регистра 41 записан начальный масштабный импульс. Во всех последующих тактах по знакам (-х разрядов в сумматоре 40 суммируются (вычитаются) единичные весовые разряды с меньшим весом 8(=г за счет сдвига в регистре 41 масштабного импульса 8( вправо на.разряд в каждом такте, Сформированный порядок Пв записывается в счетчик 37 по сигналу, поступающему на вход 31 з, По окончании действий над порядками регистр 422 сбрасывает, нуль и в регистр 41 записывается по входу 192 масштабный импульс. Операция преобразования знакоразрядного кода мантиссы вс в обычный код совмещена во времени с опе ра ци ей но рмал изаци и ма нтиссы Мв. Нормализация мантиссы Мв выполняется с первого до последнего разряда схемой 38 по условию Мв2, В результате нормализации вырабатывается схемой 38 приращение порядка М= -1. По этому приращениюЛПзапрещается сдвиг масштабного импульса в регистре 41 вправо, корректируется порядок Пв в счетчике 37, т.е. Пв=Пв.Формирование мантисы М осуществ ляется в соот 1 ветствии с выражением Мв =Мв +В(ас(; ;. " 2 Мв, если Мв2 1; ВН: МВ, если Мв 21;(2 Вь если МВ; 10 Во=В;, если Мв 2 ПВ, )Пв, если Мв21;ПВ, если МВ 2 1 где Мв - (-е значение мантиссы переменной1В; 15 Мвн - нормализованное значение ман тиссы;В( - вес (-го разряда мантиссы вс (значение масштабного импульса),Процесс формирования мантиссы пере менной Мв поясним на примере. П р и м е р 3. вс =001011; 1 Т:Мв=О+2 1.0=-0; Мвн:=0; 8(:=2; ПВ:=-1; 2 Т:Мв:=0+2 1.0=0; 25 Мвн;=О; 82;=2 1; Пв;=-2, ЗТ:Мв:=0+2 1 1=0,1; Мвн:=0,1; Вз;=2; Пв;=-2; 4 Т:Мв:=0,1+2 .0=0,1;Мвн,=0,1; 84=2 з; Пв:-12; 30 5 Т:Мв:0,1+2 з,1=0,011, Мвн:=2(0,011) 85=2; Пв:=-3;-з; 6 Т:Мв:=0,11+2 1=0;101;Мвн:=0,101; 86;2; ПВ; -3.Вычисление точного значения перемен ной интегрирования осуществляется вычислителем 5 (фиг. 1) в четыре этапа, причем в первых трех этапах выполняется дополнительная операция умножения дифференциалов на коэффициенты 3/2 и 3, так как р 1= 40 Д=З/г,ф 1=3,Представив 3/2 а, как 3/8 ааги За как 3/8 ваг + во избежание переполнения, получим значение мантиссы промежуточной суммы, в первом, втором этапах, в 45 виде:,"2( Я(+2 4 п 1 )+3/Ь2-(дп) МЯ(+2 если П)0;2(МЯщ - 4 аС(-1)+МВ,2 ( )+3/8 ва+2,если дП, 50 где МЯ 2-+2) - значение мантиссы промЕ- жуточной суммы в обычной двоичной системе счисления;гл С(-1- - 1) - разряд мантиссы окончательной суммы в избыточной двоичной сис теме счисления;еа(+2-+2) - разряд значения дифференциала, соответствующего переменной;дП - разность порядков.На третьем этапе интегрирования мантисса промежуточной суммы определяется как2(МЯ -4 вСи) ва+22-оп-з), " МЯ 3+г , если П-Зф; ;2(МЯ+1-4 в С)фва+г+ Мв 2если-П 3 Мантисса точного значения переменной определяется как1 если МЯ" ) 3; в СР= 1 если МЯ+-3;0 в остальных случаях,где МЯ .) - выделенные три знаковых и старший значащий разряды мантиссы МЯ+.В четвертом этапе вычислений происходит выдача через элементы 6, 6 г результата накопленной переменной С, т.е. С =С и, кроме того, присваивается в блоке 93 (фиг.8) переменной В значение суммы С 1, т,е. В 1,Рассмотрим процесс формирования точного значения переменной интегрирования в вычислителе фиг. 8, Знакораэрядный код порядка поступает на входы 11, 12 блока коррекции, состоящего иэ элементов 87 и 88 задержки, элементов И-ИЛИ 89 и 90 и знакоразрядного сумматора 91. В блоке корректируются порядок Па в первом втором и третьем этапах интегрирования, а также при операции нормализации аналогично, как в накопителей,Особенностью является то, что в первом и втором этапах интегрирования по сигналу управления, поступающему на вход 25, открывается схема И элемента 89 и в предпоследнем такте действий над порядками через открытую схему поступает импульс коррекции Иг(по,входу 28) и в знакоразрядном сумматоре 91 выполняется операция Па:=Па+2. В тратьем этапе интегрирования по сигналу открывается соответствующая схема И элемента 89. При этом в предпоследнем и последнем тактах действий над порядками по сигналу коррекции Из, поступающему на вход ЗО, в сумматоре 91 выполняется операция Па:Па+3.Из блока коррекции порядок. Па поступает старшими разрядами вперед на вход суммирующего устройства 92. В суммирующем устройстве формируется порядок резутата Пс аналогично суммирующему устройству с плаваю. щей запятой, изложенному оанее. Порядок Пс 2 выдается элементами 61, 62 в виде знакоразрядного кода на входы 71, 72 устройства. В четвертом этапе интегрирования порядок результата накопленной переменной ПС 1 выдается через элементы 61, 6 г на10 15 выходы у 1 стройства 71, 7 г и, кроме того, порядок Пс поступает на вход блока 93 приема переменной (фиг, 8), в котором формируется порядок Пв аналогично ранееизложенному блоку приема переменной в накопителе. При выполнении операциинад мантиссами на первом, втором и третьем этапах интегрирования ва поступает на вход суммирующего устройства 92 вычислителя через блок операции в виде 3/8 ваь Коэффициенты 3/8 вырабатываются элементами 87 и 88 задержки совместно с элементами И-ИЛИ 89 и 90 и энакоразрядным сумматором 91. В сумматоре 91 выполняется операция суммирования мантисс 3/8 ва иМВ,Вычисленное точное значение мантиссы переменной вС поступает через элементы 61, 62 на выход устройства 71, 7 г в20 виде многоразрядного кода. В четвертомэтапе интегрирования накопленное значение мантиссы вС поступает на вход блока193, где формируется новое значение переменной В, кроме того, мантисса вС выда 25 ется через элементы 61, 62 на входы 71, 72устройства в. виде знакоразрядного кода,В прототипе интегратор выполнен поформуле прямоугольников иимеет пошрещ.ность решения порядка Ь,и 1 Ж/2. Предла 30 гаемое устройство имеет погрешностьинтегрирования Ь,игах /5 . Таким образом, в предлагаемом устройстве повышается точность по сравнению с прототипом в35 К= / - = = бО/7 К раз)йр,Рй У 2 Р 2так при интегрировании с шагом Чх=0,1 повышается точность в К=6.10 раза.Формула изобретения40 Интегрирующее устройство, содержащее блок управления, четыре элемента И идва элемента ИЛИ, причем выходы элементов ИЛИ соединены с выходами устройства,о т л и ч а ю щ е е с я тем, что, с целью45 повышения точности вычислений, в неговведены блок суммирования накопленногозначения переменной, причем входы дифференциалов устройства соединены с информационными входами первой группы50 блока суммирования точного значения переменной и информационными входамиблока суммирования накопленного значения переменной, первый и второй выходыкоторого соединены с первыми входами55 первого и второго элементов И соответственно, выходы которых соединены с информационными входами второй группы блокасуммирования точного значения переменной, первый и второй выходы которого соединены с первыми входами второго и третьего элементов И соответственно, выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых подключены к выходам первого и второго элементов И соотетственно, вход начальной установки устройства соединен с входами начальной установки блока управления блока суммирования накопленного значения переменной и блока суммирования точного значения переменной, первый и второй выходы блока управления соединены с вторыми входами первого и второго элементов И и вторыми входами третьего и четвертого элементов И соответственно, третий и четвертый выходы блока управления соединены с первыми управляющими входами блоков суммирования накопленного и точного значений переменной соответственно, вторые управляющие входы этих блоков подключены к пятому выходу блока управления, шестой выход которого соединен с третьим управляющим входом блока суммирования точного значения переменной, выходы первой и 5 второй групп блока управления подключенык управляющим входам первой и второй групп соответственно блоков суммирования накопленного и точного значения переменной, седьмой и восьмой выходы блока уп равления соединены с четвертым и пятымуправляющими входами соответственно блока суммирования точного значения переменной, девятый и десятый выходы блока управления подключены к третьему и чет вертому входам управления блока суммирования накопленного значения переменных, кроме этого, десятыйвыход блока управления соединен с шестым управляющим входом блока суммирования точного значения 20 переменной.